改进定时锁定检测的方法.pdf

本发明涉及一种用于改进定时锁定检测的方法。已有的定时锁定检测方法响应慢、不够准确。本发明包括以下步骤：首先对定时锁定检测标志量e(n)以M(M是不小于1的整数)个为一个单位进行求和运算，即每连续M个e(n)得到一个累加和s(m)；然后对连续K(K是不小于1的整数)个s(m)进行求和运算，得到连续K＊M个e(n)的累加和E(m)；最后对E(m)进行门限比较，得出锁定检测结果。本发明有效地解决了平滑程度与响应速度之间的矛盾，可以实现在不损失响应速度的前提下对标志量进行更加理想的平均。

1.  改进定时锁定检测的方法，其特征在于该方法包括以下步骤：首先对定时锁定检测标志量e(n)以M个为一个单位进行求和运算，即每连续M个e(n)得到一个累加和s(m)，其中M是不小于1的整数；然后对连续K个s(m)进行求和运算，得到连续K*M个e(n)的累加和E(m)，其中K是不小于1的整数；最后对E(m)进行门限比较，得出锁定检测结果。

2.  如权利要求1所述的改进定时锁定检测的方法，其特征在于所述的对e(n)以M个为一个单位进行求和运算的方法为：e(n)以累加时钟的节拍进入预累加器，预累加器每一个累加时钟进行一次累加运算s(m)＝s(m-1)+e(n)，每一个判断时钟进行一次清零操作s(m)＝0，预累加器每一个判断时钟输出一次结果s(m)＝e(n-M+1)+e(n-M+2)+…+e(n-1)+e(n)。

3.  如权利要求2所述的改进定时锁定检测的方法，其特征在于所述的判断时钟是由累加时钟经模M计数器分频得到的，即每M个累加时钟脉冲产生一个判断时钟脉冲。

4.  如权利要求1所述的改进定时锁定检测的方法，其特征在于所述的对连续K个s(m)进行求和运算的方法为：s(m)以判断时钟节拍进入长度为K的移位存储器链，移位存储器链每一个判断时钟进行一次移位操作，即把每一个存储单元的值赋值给其相邻后一个存储单元，输出为预累加器的输出延迟K个判断时钟节拍之后的值s(m-K)；预累加器的输出s(m)与移位存储器链的输出s(m-K)在总累加器中以判断时钟进行累加运算，输出为E(m)＝E(m-1)+s(m)-s(m-K)＝e(n-K*M+1)+e(n-K*M+2)+…+e(n-1)+e(n)，正比于e(n)的数学期望。

5.  如权利要求1所述的改进定时锁定检测的方法，其特征在于所述的对E(m)进行门限比较的方法为：总累加器输出E(m)以判断时钟的节拍进入门限比较器，门限比较器每个判断时钟将其与一个设定门限值进行一次比较运算，并输出一次比较结果。

改进定时锁定检测的方法
                        技术领域
本发明属于数字信号传输领域，特别涉及一种用于改进定时锁定检测的方法。
                        背景技术
在数字信号接收机中，为了正确恢复所发送的数据，需要准确的符号定时恢复。后续模块(如均衡器，判决器等)一般必需在定时恢复锁定之后才能启动，所以需要正确及时的判断定时恢复已经锁定。一般的定时锁定检测原理是，从解调后的信号中提取某种可以反映定时恢复锁定前后解调数据的统计特性的标志量，该标志量经一平滑滤波器后，得到标志量的数学期望，该数学期望在定时恢复锁定前后会有一个明显的变化，后面的门限比较器通过检测这种变化，得出锁定指示信号。图1是这种基于标志量数学期望的定时锁定检测的结构示意图。解调数据101经标志量提取器102得到检测标志量e(n)；该标志量经过平滑滤波器103得到检测标志量的数学期望E(m)；该数学期望在门限比较器104中与门限比较，比较结果在锁定指示器105中根据某种控制机制产生锁定指示信号。
平滑滤波器103传统的实现方法主要有两种，一种是无限冲击相应滤波器(IIR)实现的低通滤波器，这种方法的优点是实现简单，但是由于IIR滤波器的建立时间比较长，所以很难做到平滑程度与响应速度的兼顾。另一种是积分器，图2是使用这种积分器滤波器实现的锁定检测的结构示意图。解调数据201、标志量提取器202、加法器203、寄存器204均工作在累加时钟207上，也就是当累加时钟207产生一个脉冲，就有一组解调数据进入标志量提取器202，标志量提取器202进行一次提取运算，加法器203进行一次加法运算，寄存器204锁存一次累加结果。计数器208的作用是对累加时钟进行N分频，也就是每N个累加时钟脉冲产生一个判断时钟脉冲209。门限比较器205，锁定指示器206都工作在判断时钟209上，也就是每当判断时钟209产生一个脉冲，门限比较器205就对寄存器204的输出进行一次判断，锁定指示器206相应的产生一次指示信号。同时，判断时钟209还作为寄存器204的清零信号，也就是每当判断时钟209产生一个脉冲，寄存器204中的累加值就进行一次清零。这样，寄存器204在每次判断时钟209脉冲出现时输出的E(m)就是标志量提取器202输出的标志量e(n)的N点累加值，相当于一种积分运算，并且当N足够大时，E(m)可以看作e(n)的数学期望。至此，本领域的技术人员应该明了，图2的这种积分器结构虽然避免了IIR滤波器建立时间长的缺点，但是仍然无法解决平滑程度与响应速度的矛盾，因为它每N个累加时钟脉冲才能进行一次判断，当我们需要增大N值以便更好的平滑标志量时势必会减慢响应速度。
在一些应用中，常常需要对标志量进行尽量多点数的平均，以便更准确的逼近其数学期望；同时还必需在一个非常短暂的时间段内完成判断，否则将错过定时恢复真正锁定的时刻，而且这一时刻一旦错过将无法再次出现。
                        发明内容
本发明的目的是提供一种改进的定时锁定检测方法，使其能够解决平滑程度与响应速度之间的矛盾，并且响应更快更准确。
该方法包括以下步骤：首先对定时锁定检测标志量e(n)以M(M是不小于1的整数)个为一个单位进行求和运算，即每连续M个e(n)得到一个累加和s(m)；然后对连续K(K是不小于1的整数)个s(m)进行求和运算，得到连续K*M个e(n)的累加和E(m)；最后对E(m)进行门限比较，得出锁定检测结果。
所述的对e(n)以M个为一个单位进行求和运算的方法为：e(n)以累加时钟的节拍进入预累加器，预累加器每一个累加时钟进行一次累加运算s(m)＝s(m-1)+e(n)，每一个判断时钟进行一次清零操作s(m)＝0，预累加器每一个判断时钟输出一次结果s(m)＝e(n-M+1)+e(n-M+2)+…+e(n-1)+e(n)。累加时钟和判断时钟的关系是：判断时钟是由累加时钟经模M计数器分频得到的，即每M个累加时钟脉冲产生一个判断时钟脉冲。
所述的对连续K个s(m)进行求和运算的方法为：s(m)以判断时钟节拍进入长度为K的移位存储器链，移位存储器链每一个判断时钟进行一次移位操作，即把每一个存储单元的值赋值给其相邻后一个存储单元，输出为预累加器的输出延迟K个判断时钟节拍之后的值s(m-K)；预累加器的输出s(m)与移位存储器链的输出s(m-K)在总累加器中以判断时钟进行累加运算，输出为E(m)＝E(m-1)+s(m)-s(m-K)＝e(n-K*M+1)+e(n-K*M+2)+…+e(n-1)+e(n)，正比于e(n)的数学期望。
所述的对E(m)进行门限比较的方法为：总累加器输出E(m)以判断时钟的节拍进入门限比较器，门限比较器每个判断时钟将其与一个设定门限值进行一次比较运算，并输出一次比较结果。
本发明改进定时锁定的方法关键在于使用新的平滑滤波器结构，在总平均点数为K*M时，每次判断锁定所需要的时间为M点，也就是响应周期为总平均点数的1/K，从而实现了判断周期的细分；总平均点数和判断周期可以独立调节，从而有效地解决了平滑程度与响应速度之间的矛盾；通过选择更大的K值，可以实现在不损失响应速度的前提下对标志量进行更加理想地平均；同时，由于使用了预累加结构，通过选择更大的M值可以实现在不损失平滑程度的前提下尽量减小存储器链长度，节省资源。
本发明的方法适用于各种基于标志量数学期望的定时锁定检测的数字接收机。
                        附图说明
图1为基于标志量数学期望的定时锁定检测的结构示意图；
图2为使用积分器滤波器实现的锁定检测的结构示意图；
图3为使用本发明的锁定检测结构示意图；
图4为本发明中关键信号的时序示意图；
图5为本发明中移位存储器链的一种基于移位寄存器的实施方式的结构示意图；
图6为本发明中移位存储器链的一种基于FIFO的实施方式的结构示意图。
                      具体实施方式
如图3所示，该定时锁定检测装置包括解调数据301、标志量提取器302、预累加器303、移位存储器链304、总累加器305、门限比较器306、锁定指示器307和M计数器309等模块，还包括标志量e(n)、预累加器输出s(m)、总累加器输出E(m)、累加时钟308和判断时钟310等关键信号。
解调数据301：是输入到锁定检测装置的数据，它一般来自于数字解调模块。锁定检测装置的目的就是判断该解调数据301的定时恢复是否已经锁定。解调数据301是以累加时钟308的节拍输入的，也就是说每个累加时钟308脉冲输入一组解调数据301，每一组解调数据301可以是一个数据，也可以是几个数据的某种组合。
标志量提取器302：是由解调数据301经过某些运算提取一个标志量e(n)，该标志量的数学期望在解调数据301定时恢复锁定前后有可以被察觉的变化，我们就是依据这种变化判断解调数据301的定时恢复是否已经锁定的。标志量提取器302工作在累加时钟308上，也就是说，每个累加时钟308脉冲进行一次预算，得到一次标志量e(n)，标志量e(n)以累加时钟308的节拍进入预累加器303。
预累加器303：是对标志量e(n)进行预累加的装置。预累加器303每一个累加时钟308节拍进行一次累加运算，即执行一次s(m)＝s(m-1)+e(n)操作。并且，每一个判断时钟310脉冲进行一次清零，由于判断时钟310是由累加时钟308经M计数器309分频得到的，所以相当于每M个累加时钟308进行一次清零操作。这样，每当判断时钟310脉冲到来时，预累加器303中的值为s(m)＝e(n-M+1)+e(n-M+2)+…+e(n-1)+e(n)，也就是最近M个标志量e(n)的累加值。实际实现时，在预累加器303被判断时钟310清零之前，该累加值s(m)必需已经被锁存入移位存储器链304。本领域的技术人员应该明了，该累加值s(m)可以是e(n-M+1)+e(n-M+2)+…+e(n-1)+e(n)，也可以是{e(n-M+1)+e(n-M+2)+…+e(n-1)+e(n)}*C(其中C是一个常数)，即最近M个标志量e(n)的累加值经过固定倍数的放大或缩小的结果。一种典型的情况是累加值右移掉几个最低位，以降低后续模块的运算精度，从而有效的节省资源。
移位存储器链304：是一个有效长度为K的存储器链，该存储器链具有移位功能。它工作在判断时钟310上，即每一个判断时钟310脉冲进行一次移位操作。本领域的技术人员应该明了，这种移位操作可以由移位寄存器来实现，也可以等效的由先入先出存储器(FIFO)来实现，下文关于该移位存储器链304的两种实施方式的说明中将对此详细解释。移位存储器链304的输出s(m-K)就是预累加器303的输出s(m)延迟K个判断时钟310节拍之后的值。
总累加器305：是对连续的前K个预累加器303的输出s(m)进行总的累加的装置。总累加器305工作在判断时钟310上，即每个判断时钟310节拍进行一次累加运算：E(m)＝E(m-1)+s(m)-s(m-K)。在总累加器305启动之前，要首先要对移位存储器链304和累加器的输出E(m)进行彻底的清零。这样才能保证总累加器305启动之后，经过超过K次上述运算之后，E(m)＝s(m-K+1)+s(m-K+2)+…+s(m-1)+s(m)，即连续的前K个预累加器303的输出s(m)的总和。又由于s(m)＝e(n-M+1)+e(n-M+2)+…+e(n-1)+e(n)，所以E(m)＝e(n-K*M+1)+e(n-K*M+2)+…+e(n-1)+e(n)，即连续的前K*M个标志量e(n)的总和。当K*M足够大时，E(m)近似等于标志量e(n)的数学期望的K*M倍，即E(m)≈K*M*E[e(n)]。本领域的技术人员应该明了，为了节省硬件资源，总累加器305进行累加运算是可以降低运算精度，这样E(m)仍然近似正比于标志量e(n)的数学期望。
门限比较器306：是把总累加器305输出E(m)与某设定的门限值进行比较的装置。总累加器305输出E(m)以判断时钟310的节拍进入门限比较器306，门限比较器306每个判断时钟310节拍进行一次判断运算，同时产生一次判断结果。这种判断运算可以是简单的大小比较，也可以是根据特定比较规则设计的更复杂的运算。
锁定指示器308：是根据当前的锁定状态和门限比较器306输出的判断结果，按照某种判定规则产生锁定指示信号的装置。根据不同的判定规则，锁定指示器308可以是一个只包含锁定和失锁两个状态转换的状态机，也可以是一个包含更多其他状态转换的状态机。
累加时钟308：是由解调模块送来的与每一组解调数据301对应的时钟脉冲。本领域的技术人员应该明了，累加时钟308可以是真正的时钟信号(电路中接到各触发器的时钟端)，也可以是一个由系统时钟触发的脉冲，电路中接到各触发器的使能端。
判断时钟310：是由累加时钟308经M计数器309分频得到的，即每M个累加时钟脉冲产生一个判断时钟310脉冲。本领域的技术人员应该明了，累加时钟308与判断时钟310的边沿对其关系与具体实现电路有关，可以有多种情况。
下面我们结合图4详细说明本发明是如何实现对判断周期的细分，从而有效地解决平滑程度与响应速度之间的矛盾的。需要特别指出的是图4只表明了各关键信号脉冲相对于锁定时机的位置和个数关系，不表示他们之间的边沿先后以及其他具体时序关系。
锁定时机401：是在数字接收机启动之后一段时间内定时恢复锁定出现的时机。从先往后依次分为三个阶段：第一阶段为接收机刚刚启动，定时恢复环路正在进行定时捕捉，定时恢复尚未完成，我们称为非锁定时刻405。第二阶段为定时恢复环路完成了定时恢复，我们称为锁定时刻406。第三阶段为定时锁定检测装置错过了应该锁定的时刻，造成定时恢复环路偏离锁定位置，我们称为非锁定时刻407。一般来说，第二阶段锁定时刻406只出现一次，也就是说一旦错过锁定时刻406，接收机的定时恢复就很难锁定。所以，要求锁定检测装置必需在锁定时刻406内及时判定为定时恢复已经锁定，同时不允许锁定检测装置必需在非锁定时刻405和非锁定时刻407内判定为定时恢复已经锁定。不幸的是，锁定时刻406持续的时间往往比较短，这就对锁定检测装置响应速度提出了更高的要求。
累加时钟402：是一串脉冲，表示图2中的累加时钟207和图3中的累加时钟308。
改进后的判断时钟403：是本发明中的判断时钟脉冲，表示图3中的判断时钟310。
改进前的判断时钟404：是图2所示使用积分器滤波器实现的锁定检测中的判断时钟脉冲，表示图2中的判断时钟209。
从图4中可以明显的看出，每K个累加时钟402脉冲产生一个改进后的判断时钟403脉冲，每N＝K*M个累加时钟402脉冲产生一个改进前的判断时钟404脉冲。也就是说，改进前的判断时钟404脉冲间隔是改进后的判断时钟403脉冲间隔的K倍。如前所述，锁定时刻406持续的时间往往比较短，很可能出现锁定时刻406持续的时间小于改进前的判断时钟404脉冲间隔同时大于改进后的判断时钟403脉冲间隔的情况，这时图2所示使用积分器滤波器实现的锁定检测将没有机会在锁定时刻406期间内进行判断，其结果必然是错过了锁定时刻406。而图3所示的本发明实现的锁定检测将可以在锁定时刻406期间有多次判定的机会，错过锁定时刻406的概率大大缩小。一般来说，增大K*M的值，可以使总累加器305输出E(m)更加平滑更加逼进标志量e(n)的数学期望，判断锁定的准确性就越高。图2所示使用积分器滤波器实现的锁定检测为了防止错过锁定时刻406的情况发生，必需减小K*M的值，这就相当于牺牲锁定检测的准确性换取响应速度。而本发明的锁定检测，增大M的值的同时可以保持K值不变，这样相当于增大了K*M的值提高了平滑程度和锁定检测的准确性，同时保持了理想的响应速度。
本发明中移位存储器链可以使用多种硬件电路实现，下面我们将结合图5和图6对本发明中移位存储器链，也就是图3中的移位存储器链304的两种具体实施方式进行更详细的描述。
图5是本发明中移位存储器链的一种基于移位寄存器的实施方式的结构示意图。包括四个输入信号：清零501、输入502、移位时钟504和系统时钟505，一个输出信号507，还包括二选一数据选择器503、K个寄存器单元506。移位时钟504就是图3中的判断时钟310，接到每个寄存器单元506的使能端en。系统时钟505接到每个寄存器单元506的时钟端。每个寄存器单元506的输出q与后继寄存器单元的数据输入端d相连，形成一个长度为K的存储器链。其中第一个寄存器单元的输入接二选一数据选择器503的输出，最后一个寄存器单元的输出作为整个移位寄存器链的输出507。在系统时钟505触发下，每当移位时钟504产生一个脉冲，K个寄存器单元506中的数据依次向后传递一个单元。在清零501信号为1期间，二选一数据选择器503输出0，系统刚刚启动时要求清零501信号持续K个移位时钟504脉冲以上，以保证K个寄存器单元506中的数据全部变为0。
图6是本发明中移位存储器链的一种基于先入先出存储器(FIFO)的实施方式的结构示意图。包括四个输入信号：清零601、输入602、移位时钟603和系统时钟604，一个输出信号611，三个内部信号：写入数据607、写入地址608和读出地址609，还包括二选一数据选择器605、地址计数器606，先入先出存储器FIFO610。在系统时钟604触发下，每当移位时钟603产生一个脉冲，地址计数器606就对写入地址608和读出地址609分别加1，并且进行一次写入操作和一次读出操作。写入操作和读出操作可以同时进行，也可以分时进行，这取决于FIFO610是单口(sigle-port)RAM还是双口(dual-port)RAM。写入地址608的初始值比读出地址609的初始值大K，这样可以保证每次写入的数据在K个移位时钟603脉冲之后被读出。在清零601信号为1期间，二选一数据选择器605输出0，系统刚刚启动时要求清零601信号持续足够多个个移位时钟603脉冲，以保证FIFO610中的数据全部变为0。本领域的技术人员应该明了，对于不同的FIFO610硬件电路，可能还需要一些图6中没有画出的其他的控制信号，同时FIFO610的具体长度也会随之变化。
尽管本发明是参照其优选实施例来具体描述的，但本领域的技术人员应该理解，在不脱离有所附权利要求限定的本发明的精神和范围的情况下，可以对其进行形式和细节的各种修改。