半导体装置.pdf

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摘要
申请专利号:

CN201410170910.4

申请日:

2014.04.25

公开号:

CN104123967A

公开日:

2014.10.29

当前法律状态:

实审

有效性:

审中

法律详情:

专利申请权的转移IPC(主分类):G11C 29/08登记生效日:20160304变更事项:申请人变更前权利人:精工电子有限公司变更后权利人:精工半导体有限公司变更事项:地址变更前权利人:日本千叶县千叶市变更后权利人:日本千叶县|||实质审查的生效IPC(主分类):G11C 29/08申请日:20140425|||公开

IPC分类号:

G11C29/08

主分类号:

G11C29/08

申请人:

精工电子有限公司

发明人:

冈智博

地址:

日本千叶县千叶市

优先权:

2013.04.25 JP 2013-092787

专利代理机构:

中国专利代理(香港)有限公司 72001

代理人:

何欣亭;王忠忠

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内容摘要

本发明提供无需设置测试端子而能够进行测试模式投入的具备错误动作较少的测试模式电路的半导体装置。构成为具备与时钟同步地比较数据输入端子和数据输出端子的数据,并根据比较结果控制可否投入到测试模式的测试电路。

权利要求书

1.   一种半导体装置,其特征在于,包括:
时钟输入端子,输入时钟信号;
指令数据输入端子,输入指令数据;
数据输出端子,输出数据;
串联连接的多个数据寄存器,与所述时钟信号同步地将从所述数据输入端子输入的所述指令数据暂时保存;
指令解码器,判别所述多个数据寄存器输出的数据是正常指令还是测试指令,在所述数据为测试指令的情况下输出测试指令信号;
比较器,与所述时钟信号同步地,比较输入到所述数据输入端子的指令数据和所述数据输出端子的数据,输出其检测信号;
闩锁电路,将所述比较器输出的检测信号设为置位信号;以及
逻辑电路,根据所述闩锁电路输出的信号,能够选择是否输出所述测试指令信号。

2.
   根据权利要求1所述的半导体装置,其特征在于,
所述比较器在所述时钟信号的上升沿时,比较输入到所述数据输入端子的指令数据和所述数据输出端子的数据。

3.
   根据权利要求2所述的半导体装置,其特征在于,具备
第二比较器,在所述时钟信号的下降沿时,比较输入到所述数据输入端子的指令数据和所述数据输出端子的数据,
所述闩锁电路将所述比较器输出的检测信号和所述第二比较器输出的检测信号设为置位信号。

说明书

半导体装置
技术领域
本发明涉及具有测试(test)电路的半导体装置,更具体涉及用于将半导体装置投入到测试模式的测试电路。
背景技术
在半导体装置的制造过程中,出货测试的效率化是维持品质或削减制造成本上有效的技术。作为测试的效率化的手法,也有与用户所使用的功能不同地具备仅在测试时使用的测试模式功能的IC。通过具有测试模式中输出内部节点状态的功能、统一改写存储器IC的功能等,用户所需要的功能以外的特别功能,能够谋求测试的效率化。该测试模式功能需要在由用户不能使用的状态下实现的手法,需要构思不会错误地投入到测试模式的投入构成。作为对测试模式的投入方法有利用测试端子来实现测试模式功能的方法(例如参照专利文献1)。
现有技术文献
专利文献
专利文献1:日本特开2007-67180号公报。
发明内容
然而,在追加测试端子的方法中对于用户来说会增加不需要的端子,违背近年的小面积化趋势。
针对上述课题,本发明公开了不增加测试端子而错误动作较少的投入测试模式的方法。
本发明的具有测试电路的半导体装置如下构成。
一种半导体装置,其中包括:串联连接的多个数据寄存器,与时钟信号同步地将从数据输入端子输入的指令数据暂时保存;指令解码器,判别多个数据寄存器输出的数据是正常指令还是测试指令,当数据为测试指令的情况下输出测试指令信号;比较器,与时钟信号同步地比较指令数据和数据输出端子的数据,并将其检测信号输出;闩锁电路,将比较器输出的检测信号设为置位信号;以及逻辑电路,根据闩锁电路输出的信号能够选择是否输出测试指令信号。
依据本发明,具有测试电路的半导体装置,无需设置测试用的端子,且错误动作较少,并能够进行测试模式投入。由此能够减少端子数,并能实现半导体装置和安装上的省面积化。
附图说明
图1是本实施方式的具备测试电路的半导体装置的结构图;
图2是其它例子的具备测试电路的半导体装置的结构图;
图3是示出半导体装置的正常时动作的信号波形;
图4是本实施方式的测试电路的测试模式投入时的信号波形;
图5是本实施方式的其它例子的测试电路的测试模式投入时的信号波形。
具体实施方式
图1是本实施方式的具备测试电路的半导体装置的结构图。
本实施方式的半导体装置的电路构成包括:时钟输入端子101、数据输入端子102、数据输出端子103、具备多个数据寄存器104的寄存器组105、比较器106、闩锁器107、指令解码器108、输出缓冲器112。
寄存器组105具备串联连接的数据寄存器104,与输入到时钟输入端子101的时钟SCK同步地将数据输入端子102的指令数据SDI的值暂时保存、输出。指令解码器108从寄存器组105输出的数据的值,判别预先规定的正常指令及测试指令。比较器106与时钟SCK的上升沿同步地,比较数据输入端子102的指令数据SDI和数据输出端子103的数据SDO。闩锁器107输入比较器106的输出信号MIO,并输出测试指令禁止信号D_TEST。数据输出端子103具备输出缓冲器112。
对本实施方式的具备测试电路的半导体装置的动作进行说明。
图3是示出半导体装置的正常时动作的信号波形。
时钟SCK输入至时钟输入端子101。对数据输入端子102输入与时钟SCK同步的正常指令的指令数据SDI。指令数据SDI从寄存器组105输出,由指令解码器108被判断为正常指令。然后,半导体装置根据正常指令决定其动作。
在正常时动作中,数据输入端子102和数据输出端子103互相独立或通过电阻来连接,因此在半导体装置接收指令的状态下,数据输入端子和数据输出端子的值一致或者重复不一致和一致。比较器106与时钟SCK的上升沿同步地,比较数据输入端子102的指令数据SDI和数据输出端子103的数据SDO,当数据一致时,将输出信号MIO置位于例如高电平。闩锁器107根据输出信号MIO而置位,以不输出测试指令信号111的方式向逻辑电路110输出测试指令禁止信号D_TEST。
如以上说明地,正常时,输入到数据输入端子102的正常指令的指令数据SDI由指令解码器108解码,作为正常指令信号109而输出。而且,由于逻辑电路110不输出测试指令信号111,所以半导体装置维持正常动作。
图4是本实施方式的测试电路的测试模式投入时的信号波形。
在将半导体装置投入到测试模式的情况下,将与时钟SCK同步的测试指令的指令数据SDI输入到数据输入端子102,且,将在时钟SCK上升沿时与测试指令不一致的数据SDO,输入到数据输出端子103。比较器106比较数据输入端子和数据输出端子的数据,但是由于始终继续不一致的状态,所以不会输出测试指令禁止信号D_TEST。而且,指令解码器108在指令数据SDI被判别为测试指令时从逻辑电路110输出测试指令信号111,能够将半导体装置投入到测试模式。
再者,本实施方式的测试电路的比较器106也可以构成为比较指令数据SDI和数据SDO,当数据不一致时,将输出信号MIO置位于例如高电平。其它的信号的逻辑只要能满足功能,就不会特别限定于图3、图4。
图2是其它例子的具备测试电路的半导体装置的结构图。
图2的测试电路追加了第二比较器206,并将闩锁器107变更为闩锁器207。
第二比较器206在时钟SCK的下降沿时,比较数据输入端子102的指令数据SDI和数据输出端子103的数据SDO,当这些数据不一致的情况下将输出信号MIO2置位于高电平。闩锁器207输入比较器106的输出信号MIO1和第二比较器206的输出信号MIO2,在任一信号为高电平的情况下输出测试指令禁止信号D_TEST。
图5是本实施方式的其它例子的测试电路的测试模式投入时的信号波形。
在将半导体装置投入到测试模式的情况下,将与时钟SCK同步的测试指令输入到数据输入端子102,且,将在时钟SCK的上升沿时与测试指令不一致、在时钟SCK的下降沿时与测试指令一致的数据SDO输入到数据输出端子103。比较器106比较数据输入端子和数据输出端子的数据,但是由于始终继续不一致的状态,所以不会输出测试指令禁止信号D_TEST。比较器206比较数据输入端子和数据输出端子的数据,但是由于始终继续一致的状态,所以不会输出测试指令禁止信号D_TEST。因而,指令解码器108在指令数据SDI被判别为测试指令时从逻辑电路110输出测试指令信号111,能够将半导体装置投入到测试模式。
依据本实施方式的具备测试电路的半导体装置,能够进一步减少错误动作。
如以上说明地,依据本实施方式的具备测试电路的半导体装置,能够提供无需追加新的用于将半导体装置投入到测试模式的端子,而且测试模式投入方法中错误动作的可能性较少、可靠性高的半导体装置。
再者,本实施方式的测试电路的比较器106和第二比较器206将输出信号MIO1和输出信号MIO2置位的条件、或其它的信号的逻辑只要能满足功能,就不会特别限定于图5。
符号说明
101 时钟输入端子;102 数据输入端子;103 数据输出端子;104 数据寄存器;105 寄存器组;106 比较器;107 闩锁器;108 指令解码器;109 正常指令信号;110 逻辑电路;111 测试指令信号;112 输出缓冲器;206 第二比较器;207 闩锁器。

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资源描述

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1、10申请公布号CN104123967A43申请公布日20141029CN104123967A21申请号201410170910422申请日20140425201309278720130425JPG11C29/0820060171申请人精工电子有限公司地址日本千叶县千叶市72发明人冈智博74专利代理机构中国专利代理香港有限公司72001代理人何欣亭王忠忠54发明名称半导体装置57摘要本发明提供无需设置测试端子而能够进行测试模式投入的具备错误动作较少的测试模式电路的半导体装置。构成为具备与时钟同步地比较数据输入端子和数据输出端子的数据,并根据比较结果控制可否投入到测试模式的测试电路。30优先权数据。

2、51INTCL权利要求书1页说明书3页附图3页19中华人民共和国国家知识产权局12发明专利申请权利要求书1页说明书3页附图3页10申请公布号CN104123967ACN104123967A1/1页21一种半导体装置,其特征在于,包括时钟输入端子,输入时钟信号;指令数据输入端子,输入指令数据;数据输出端子,输出数据;串联连接的多个数据寄存器,与所述时钟信号同步地将从所述数据输入端子输入的所述指令数据暂时保存;指令解码器,判别所述多个数据寄存器输出的数据是正常指令还是测试指令,在所述数据为测试指令的情况下输出测试指令信号;比较器,与所述时钟信号同步地,比较输入到所述数据输入端子的指令数据和所述数据。

3、输出端子的数据,输出其检测信号;闩锁电路,将所述比较器输出的检测信号设为置位信号;以及逻辑电路,根据所述闩锁电路输出的信号,能够选择是否输出所述测试指令信号。2根据权利要求1所述的半导体装置,其特征在于,所述比较器在所述时钟信号的上升沿时,比较输入到所述数据输入端子的指令数据和所述数据输出端子的数据。3根据权利要求2所述的半导体装置,其特征在于,具备第二比较器,在所述时钟信号的下降沿时,比较输入到所述数据输入端子的指令数据和所述数据输出端子的数据,所述闩锁电路将所述比较器输出的检测信号和所述第二比较器输出的检测信号设为置位信号。权利要求书CN104123967A1/3页3半导体装置技术领域00。

4、01本发明涉及具有测试(TEST)电路的半导体装置,更具体涉及用于将半导体装置投入到测试模式的测试电路。背景技术0002在半导体装置的制造过程中,出货测试的效率化是维持品质或削减制造成本上有效的技术。作为测试的效率化的手法,也有与用户所使用的功能不同地具备仅在测试时使用的测试模式功能的IC。通过具有测试模式中输出内部节点状态的功能、统一改写存储器IC的功能等,用户所需要的功能以外的特别功能,能够谋求测试的效率化。该测试模式功能需要在由用户不能使用的状态下实现的手法,需要构思不会错误地投入到测试模式的投入构成。作为对测试模式的投入方法有利用测试端子来实现测试模式功能的方法(例如参照专利文献1)。。

5、0003现有技术文献专利文献专利文献1日本特开200767180号公报。发明内容0004然而,在追加测试端子的方法中对于用户来说会增加不需要的端子,违背近年的小面积化趋势。0005针对上述课题,本发明公开了不增加测试端子而错误动作较少的投入测试模式的方法。0006本发明的具有测试电路的半导体装置如下构成。0007一种半导体装置,其中包括串联连接的多个数据寄存器,与时钟信号同步地将从数据输入端子输入的指令数据暂时保存;指令解码器,判别多个数据寄存器输出的数据是正常指令还是测试指令,当数据为测试指令的情况下输出测试指令信号;比较器,与时钟信号同步地比较指令数据和数据输出端子的数据,并将其检测信号输。

6、出;闩锁电路,将比较器输出的检测信号设为置位信号;以及逻辑电路,根据闩锁电路输出的信号能够选择是否输出测试指令信号。0008依据本发明,具有测试电路的半导体装置,无需设置测试用的端子,且错误动作较少,并能够进行测试模式投入。由此能够减少端子数,并能实现半导体装置和安装上的省面积化。附图说明0009图1是本实施方式的具备测试电路的半导体装置的结构图;图2是其它例子的具备测试电路的半导体装置的结构图;图3是示出半导体装置的正常时动作的信号波形;说明书CN104123967A2/3页4图4是本实施方式的测试电路的测试模式投入时的信号波形;图5是本实施方式的其它例子的测试电路的测试模式投入时的信号波形。

7、。具体实施方式0010图1是本实施方式的具备测试电路的半导体装置的结构图。0011本实施方式的半导体装置的电路构成包括时钟输入端子101、数据输入端子102、数据输出端子103、具备多个数据寄存器104的寄存器组105、比较器106、闩锁器107、指令解码器108、输出缓冲器112。0012寄存器组105具备串联连接的数据寄存器104,与输入到时钟输入端子101的时钟SCK同步地将数据输入端子102的指令数据SDI的值暂时保存、输出。指令解码器108从寄存器组105输出的数据的值,判别预先规定的正常指令及测试指令。比较器106与时钟SCK的上升沿同步地,比较数据输入端子102的指令数据SDI和。

8、数据输出端子103的数据SDO。闩锁器107输入比较器106的输出信号MIO,并输出测试指令禁止信号DTEST。数据输出端子103具备输出缓冲器112。0013对本实施方式的具备测试电路的半导体装置的动作进行说明。0014图3是示出半导体装置的正常时动作的信号波形。0015时钟SCK输入至时钟输入端子101。对数据输入端子102输入与时钟SCK同步的正常指令的指令数据SDI。指令数据SDI从寄存器组105输出,由指令解码器108被判断为正常指令。然后,半导体装置根据正常指令决定其动作。0016在正常时动作中,数据输入端子102和数据输出端子103互相独立或通过电阻来连接,因此在半导体装置接收指。

9、令的状态下,数据输入端子和数据输出端子的值一致或者重复不一致和一致。比较器106与时钟SCK的上升沿同步地,比较数据输入端子102的指令数据SDI和数据输出端子103的数据SDO,当数据一致时,将输出信号MIO置位于例如高电平。闩锁器107根据输出信号MIO而置位,以不输出测试指令信号111的方式向逻辑电路110输出测试指令禁止信号DTEST。0017如以上说明地,正常时,输入到数据输入端子102的正常指令的指令数据SDI由指令解码器108解码,作为正常指令信号109而输出。而且,由于逻辑电路110不输出测试指令信号111,所以半导体装置维持正常动作。0018图4是本实施方式的测试电路的测试模。

10、式投入时的信号波形。0019在将半导体装置投入到测试模式的情况下,将与时钟SCK同步的测试指令的指令数据SDI输入到数据输入端子102,且,将在时钟SCK上升沿时与测试指令不一致的数据SDO,输入到数据输出端子103。比较器106比较数据输入端子和数据输出端子的数据,但是由于始终继续不一致的状态,所以不会输出测试指令禁止信号DTEST。而且,指令解码器108在指令数据SDI被判别为测试指令时从逻辑电路110输出测试指令信号111,能够将半导体装置投入到测试模式。0020再者,本实施方式的测试电路的比较器106也可以构成为比较指令数据SDI和数据SDO,当数据不一致时,将输出信号MIO置位于例如。

11、高电平。其它的信号的逻辑只要能满足功能,就不会特别限定于图3、图4。0021图2是其它例子的具备测试电路的半导体装置的结构图。说明书CN104123967A3/3页50022图2的测试电路追加了第二比较器206,并将闩锁器107变更为闩锁器207。0023第二比较器206在时钟SCK的下降沿时,比较数据输入端子102的指令数据SDI和数据输出端子103的数据SDO,当这些数据不一致的情况下将输出信号MIO2置位于高电平。闩锁器207输入比较器106的输出信号MIO1和第二比较器206的输出信号MIO2,在任一信号为高电平的情况下输出测试指令禁止信号DTEST。0024图5是本实施方式的其它例子。

12、的测试电路的测试模式投入时的信号波形。0025在将半导体装置投入到测试模式的情况下,将与时钟SCK同步的测试指令输入到数据输入端子102,且,将在时钟SCK的上升沿时与测试指令不一致、在时钟SCK的下降沿时与测试指令一致的数据SDO输入到数据输出端子103。比较器106比较数据输入端子和数据输出端子的数据,但是由于始终继续不一致的状态,所以不会输出测试指令禁止信号DTEST。比较器206比较数据输入端子和数据输出端子的数据,但是由于始终继续一致的状态,所以不会输出测试指令禁止信号DTEST。因而,指令解码器108在指令数据SDI被判别为测试指令时从逻辑电路110输出测试指令信号111,能够将半。

13、导体装置投入到测试模式。0026依据本实施方式的具备测试电路的半导体装置,能够进一步减少错误动作。0027如以上说明地,依据本实施方式的具备测试电路的半导体装置,能够提供无需追加新的用于将半导体装置投入到测试模式的端子,而且测试模式投入方法中错误动作的可能性较少、可靠性高的半导体装置。0028再者,本实施方式的测试电路的比较器106和第二比较器206将输出信号MIO1和输出信号MIO2置位的条件、或其它的信号的逻辑只要能满足功能,就不会特别限定于图5。0029符号说明101时钟输入端子;102数据输入端子;103数据输出端子;104数据寄存器;105寄存器组;106比较器;107闩锁器;108指令解码器;109正常指令信号;110逻辑电路;111测试指令信号;112输出缓冲器;206第二比较器;207闩锁器。说明书CN104123967A1/3页6图1说明书附图CN104123967A2/3页7图2图3说明书附图CN104123967A3/3页8图4图5说明书附图CN104123967A。

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