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1、10申请公布号CN104112474A43申请公布日20141022CN104112474A21申请号201410347126622申请日20140721G11C16/10200601G11C16/1420060171申请人中国人民解放军国防科学技术大学地址410073湖南省长沙市开福区德雅路109号申请人湖南晟芯源微电子科技有限公司72发明人尚靖李建成李聪李文晓王震王宏义谷晓忱郑黎明李浩74专利代理机构北京中济纬天专利代理有限公司11429代理人胡伟华54发明名称一种单多晶非易失存储器的存储单元57摘要本发明公开了一种单多晶非易失存储器的存储单元，包括控制管、隧穿管、选择管和浮栅，控制管为一。
2、个面积较大的PMOS管，用于将控制管上的电压耦合到浮栅上去，控制管的N阱与源极相连接，其栅极与浮栅相连；隧穿管为没有漏区或者源区，且栅极多晶部分覆盖在氧化隔离槽上的PMOS管，隧穿管的N阱与源极相连，隧穿管的栅极与浮栅相连；选择管为与控制管串联的PMOS管，选择管的源极与控制管的漏极相连，选择管的N阱与控制管的N阱、源极相连，选择管的栅极用于选择信号输入。本发明的单多晶非易失存储器的存储单元完全兼容标准CMOS工艺，能够嵌入到标准CMOS集成电路中去。这样极大降低了技术开发周期与工程生产费用。51INTCL权利要求书1页说明书5页附图4页19中华人民共和国国家知识产权局12发明专利申请权利要求。
3、书1页说明书5页附图4页10申请公布号CN104112474ACN104112474A1/1页21一种单多晶非易失存储器的存储单元，其特征在于包括控制管、隧穿管、选择管和浮栅，控制管为一个MOS电容是隧穿管MOS电容1015倍的PMOS管，用于将控制管上的电压耦合到浮栅上去，控制管的N阱与源极相连接，其栅极与浮栅相连；隧穿管为没有漏区或者源区，且栅极多晶部分覆盖在氧化隔离槽上的PMOS管，隧穿管的N阱与源极相连，隧穿管的栅极与浮栅相连；选择管为与控制管串联的PMOS管，选择管的源极与控制管的漏极相连，选择管的N阱与控制管的N阱、源极相连，选择管的栅极用于选择信号输入。2根据权利要求1所述的一种。
4、单多晶非易失存储器的存储单元，其特征在于所述的隧穿管为没有漏极或者源极的PMOS管，其栅极多晶部分覆盖在氧化隔离槽上。3根据权利要求1所述的一种单多晶非易失存储器的存储单元，其特征在于所述的控制管与选择管均驻留在第一个N阱中，隧穿管驻留在第二个N阱中。4根据权利要求1所述的一种单多晶非易失存储器的存储单元，其特征在于所述的控制管与选择管的栅极均与浮栅相连，浮栅为被氧化绝缘层隔离的多晶硅结构。5根据权利要求1所述的一种单多晶非易失存储器的存储单元，其特征在于所述的控制管、隧穿管、选择管均为厚栅极氧化层的PMOS管。6根据权利要求1、2、3、4或5所述的一种单多晶非易失存储器的存储单元，其特征在于。
5、所述单多晶非易失存储器的存储单元定义了四个端口C、T、SEN和R；端口C为控制管的源极，控制管的源极和N阱相连，用于给控制管偏置编程时的高电压以及读取操作时偏置读电压，端口T为隧穿管的源极，隧穿管的源极和N阱相连，用于偏置隧穿管的电压，端口SEN为选择管的栅极，其控制读取操作时的存储单元选择，端口R为选择管的漏极，其用于将读取电流输出到位线上。7根据权利要求6所述的一种单多晶非易失存储器的存储单元，其特征在于所述的单多晶非易失存储器的存储单元擦除与编程操作采用FN隧穿效应，需要在存储单元上施加高电压。8根据权利要求6所述的一种单多晶非易失存储器的存储单元，其特征在于所述的单多晶非易失存储器的存。
6、储单元完全兼容标准CMOS工艺，能够嵌入到标准CMOS集成电路中去。权利要求书CN104112474A1/5页3一种单多晶非易失存储器的存储单元技术领域0001本发明涉及集成电路领域，具体的讲，涉及用于非易失存储器的存储单元。背景技术0002电子技术日益发展，许多集成电路系统或者模块需要使用一定容量的非易失性存储器。通常，非易失性存储器可以作为独立存储器芯片，由芯片外部控制电路进行数据处理。然而，在许多情况下，非易失存储器必须和其他控制电路集成在相同芯片中。0003在常规的非易失性存储器器件中，存储器单元的大多采用浮栅结构存储电荷来存储数据。特别是对于标准硅衬底互补型金属氧化物半导体CMOS工。
7、艺流程来说，浮栅结构存储单元通常需要一个附加的多晶硅层。因此，标准CMOS工艺中的非易失性存储器单元的集成将需要附加的处理步骤和掩膜，这将会造成成本的不合理增长，尤其是在考虑到经常只需要非常小量的集成的非易失性存储器时。0004低成本的非易失大多采用单多晶的非易失存储单元。单多晶的非易失存储单元一般由四个金属氧化物半导体MOS管组成。它们为一个较大面积用于浮栅耦合电压的MOS管做控制管，一个由面积小于控制管十分之一以上的MOS管做隧穿管、一个用于读取的MOS管做读取管和读取时用到的选择管。单多晶的非易失存储单元中的读取管也可以由控制管或者隧穿管充当，减少MOS管数量来减小存储单元面积。0005。
8、单多晶非易失存储器大多利用FOWLERNORDHEIMFN隧穿效应进行擦除与编程操作。相比热电子注入效应，FN隧穿效应具有消耗能量小的优势但是需要在存储单元上施加较高的电压。单多晶非易失存储单元利用隧穿管电容与控制管电容的比例将高电压耦合到浮栅上去，控制管的面积一般为隧穿管面积的10倍以上，这样导致单多晶非易失存储单元面积相当大，存储密度无法提高而且制造成本也很高。因此，需要一种小面积的单多晶非易失存储单元。发明内容0006针对上述已有技术的不足，提出一种单多晶非易失存储器的存储单元。0007为实现上述目的，本发明采用的技术方案为0008一种单多晶非易失存储器的存储单元，其特征在于包括控制管、。
9、隧穿管、选择管和浮栅，控制管为一个MOS电容是隧穿管MOS电容1015倍的PMOS管，用于将控制管上的电压耦合到浮栅上去，控制管的N阱与源极相连接，其栅极与浮栅相连；隧穿管为没有漏区或者源区，且栅极多晶部分覆盖在氧化隔离槽上的PMOS管，隧穿管的N阱与源极相连，隧穿管的栅极与浮栅相连；选择管为与控制管串联的PMOS管，选择管的源极与控制管的漏极相连，选择管的N阱与控制管的N阱、源极相连，选择管的栅极用于选择信号输入。0009其中0010所述的隧穿管为没有漏区或者源区的PMOS管，由于其栅极多晶部分覆盖在氧化隔离槽上，具有很小的MOS电容。说明书CN104112474A2/5页40011所述的控。
10、制管MOS电容是隧穿管MOS电容的1015倍，但控制管的面积仅为隧穿管MOS电容的46倍。0012所述的控制管与选择管均驻留在第一个N阱中，隧穿管驻留在第二个N阱中。0013所述的控制管与选择管的栅极均与浮栅相连，浮栅为被氧化绝缘层隔离的多晶硅结构。0014所述的控制管、隧穿管、选择管均为厚栅极氧化层的PMOS管。0015本发明的单多晶非易失存储器的存储单元定义了四个端口C、T、SEN和R。端口C为控制管的源极，控制管的源极和N阱相连，用于给控制管偏置各种操作命令所需的偏置电压。端口T为隧穿管的源极，隧穿管的源极和N阱相连，用于偏置隧穿管的电压。端口SEN为选择管的栅极，其控制读取操作时的存储。
11、单元选择。端口R为选择管的漏极，其用于将读取电流输出到位线上。0016本发明的单多晶非易失存储器的存储单元擦除与编程操作采用FN隧穿效应，需要在存储单元上施加高电压。根据生产工艺的不同，所需的高压也不同。0017本发明的单多晶非易失存储器的存储单元完全兼容标准CMOS工艺，能够嵌入到标准CMOS集成电路中去。这样极大降低了技术开发周期与工程生产费用。附图说明0018图1为本发明的电气符号示意图。0019图2为本发明的版图示意图。0020图3为图2沿“AA”切线的横截面示意图。0021图4为图2沿“BB”切线的横截面示意图。0022图5为擦除操作时选中存储单元的状态示意图。0023图6为擦除操作。
12、时未选存储单元的状态示意图。0024图7为编程操作时选中存储单元的状态示意图。0025图8为编程操作时未选存储单元的状态示意图。0026图9为读取操作时选中存储单元的状态示意图。0027本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。具体实施方式0028参考图1，所述的单多晶非易失存储器的存储单元包括控制管110、隧穿管120、选择管130和浮栅140。控制管110为一个面积是隧穿管120面积5倍的PMOS管，控制管110的源极111为定义为端口C，控制管110驻留在第一个N阱210中。控制管110的栅极为与浮栅140相连的单多晶。选择管130为与控制管串联的PMOS管，它。
13、的源极131与控制管110的漏极113相连。选择管130驻留在第一个N阱210中。选择管130的栅极134定义为端口SEN，漏极133定义为端口R。第一个N阱210通过阱接触与控制管110的源极111相连。隧穿管120为没有漏区且栅极多晶的一部分覆盖在氧化隔离槽上的的PMOS管，它的源极121定义为端口T。隧穿管120驻留在第二个N阱220中。隧穿管120的栅极为与浮栅140相连的单多晶。0029本发明中的单多晶非易失存储器的存储单元定义了四个端口C、T、SEN和R。端说明书CN104112474A3/5页5口C为控制管的源极111，控制管的源极111和第一个N阱210通过阱接触相连，用于给控。
14、制管110偏置编程时的高电压、擦除时的零电压以及读取操作时偏置读电压。端口T为隧穿管120的源极121，隧穿管120的源极121和第二个N阱220通过阱接触相连，用于偏置隧穿管的电压。端口SEN为选择管130的栅极134，其控制读取操作时的存储单元选择。端口R为选择管130的漏极133，其用于将读取电流输出到位线上。0030图2所示为本发明的版图示意图，控制管与选择管驻留在第一个N阱210，隧穿管驻留在第二个N阱220。图中标号211为第一个N阱的有源区。控制管与隧穿管共享栅极形成浮栅140。浮栅140上不能有接触孔，其周围被氧化隔绝。第一个N阱210的阱接触112与控制管源极111通过接触孔。
15、和金属层相连。选择管的多晶上连接接触孔形成栅极134，用于输入选择信号。选择管的漏区上连接接触孔形成漏极133，用于读取电流输出。0031图2中，第二个N阱220面积较小，其与第一个N阱210保持08UM以上距离。第二个N阱的有源区221未穿通浮栅140多晶硅，只伸展到浮栅宽度的为D，D的宽度可以根据工程的需要进行调试，一般可取第二个N阱部分上浮栅宽度的0306倍。第二个N阱的阱接触122与隧穿管的源极121通过接触孔金属层相连。0032图3为图2沿AA切线横截面图。301为衬底硅。第一个N阱210为在衬底硅上进行N型低掺杂浓度形成的区域。STI为氧化物隔离槽，选择管漏区305、选择管源区与控。
16、制管漏区共用的306、控制管源区307为源漏注入形成的P掺杂区域，308为源漏注入形成的N掺杂区域。选择管上的标号302为P掺杂的多晶硅，与接触孔连接形成选择管的栅极134。控制管的栅极多晶硅303其与浮栅直接相连。控制管的栅极多晶硅303和选择管的栅极多晶硅302被氧化物304所包围。N掺杂区域308连接接触孔而形成的阱接触122。0033图4为图2沿BB切线横截面图。衬底硅301与图3中的衬底硅为同一块硅片。第二个N阱220为掺杂N型低掺杂浓度形成的区域。栅极氧化层与侧墙氧化物404包围在栅多晶硅403周围。N掺杂区域406连接接触孔形成第二个N阱220的阱接触122。P掺杂区域407连接。
17、接触孔形成隧穿管的漏极121。STI氧化隔离槽405伸展到栅极多晶硅下，减小了栅极多晶硅到阱的电容。0034定义CC为控制管到浮栅的电容，CT为隧穿管到浮栅的电容，为控制管到浮栅的耦合系数CC/CCCT。工程上通过调节管子面积的比例，可以达到09以上，1为隧穿管到浮栅的耦合系数。0035所述的单多晶非易失存储器的存储单元中，各个端口的操作电压状态为表1所示。00360037表10038表1中的VH为编程与擦除操作所需的高电压，VM为VH幅值一半的中间电压，0代说明书CN104112474A4/5页6表0V电位。0039擦除操作时，选中的存储单元端口电压状态由表1中可得。C端口施加0V，T端口施。
18、加VH，SEN端口施加0V,端口R上电位为0V。如图5所示，控制管上的C端口施加0V电压，则控制管的源极111、第一个N阱210和漏极113上的电位均为0V。端口T上施加的电压为VH，则隧穿管的源极121与第二个N阱220上的电压为VH。浮栅140上的电压VFG为1倍的VH，约为十分之一的VH。隧穿管的栅氧化层404上的电场强度高到足以发生FN隧穿效应。这样存储单元浮栅140上的电荷E从浮栅隧穿到隧穿管的T端。T端口的VH电压撤销时，FN隧穿效应停止，电荷E停止从浮栅隧穿到隧穿管的T端，浮栅上的电荷量保持不再改变。浮栅上的电荷量相比擦除操作时减少，从而将存储单元上的数据存储状态改变到其互补逻辑。
19、值状态。0040擦除操作时，相比选中存储单元，未选的存储单元T端口上施加电压为VM，VM电压幅度较低，不足以使隧穿管的栅氧化层404上发生显著的FN隧穿效应。如图6所未选存储单元浮栅140上的电荷量基本不会发生变化。从而未选存储单元上存储的数据状态不会发生变化。0041编程操作时，选中的存储单元端口电压状态由表1中可得。C端口施加VH，T端口施加0V，SEN端口施加VH,端口R上电位为VM。图7所示，控制管上的C端口施加VH电压，则控制管的源极111、第一个N阱210和漏极113上的电位均为VH。端口T上施加的电压为0V，则隧穿管的源极121与第二个N阱220上的电压为0V。浮栅140上的电压。
20、VFG为倍的VH，稍低于VH。隧穿管的栅氧化层404上的电场强度高到足以发生FN隧穿效应。这样隧穿管的T端的电荷E隧穿到存储单元的浮栅140上去。C端口的VH电压撤销时，FN隧穿效应停止，电荷E停止从隧穿管的T端隧穿到浮栅，浮栅上的电荷量保持不再改变。相比编程操作时之前，浮栅上的电荷量增加，从而将存储单元上的数据存储状态改变到其互补逻辑值状态。0042编程操作时，相比选中存储单元，未选的存储单元C端口上施加电压为VM，VM电压幅度较低，不足以使隧穿管的栅氧化层404上发生显著的FN隧穿效应。如图8所示，未选存储单元浮栅140上的电荷量基本不会发生变化。从而未选存储单元上存储的数据状态不会发生变。
21、化。0043读取操作时，选中的存储单元端口电压状态由表1中可得。如图9所示，C端口施加电压VR，T端口施加0V，SEN端口施加0V。控制管的源极111和第一个N阱210上的电压为VR，同时选择管的栅极上电压为0V则选择管导通。读取电流IREAD由C端口流向R端口。可以定义当存储单元存储数据1时，浮栅上的电荷量较少，浮栅上的电压也较低，从而读取操作时的读取电流IREAD为较大电流。当存储单元存储数据0时浮栅上的电荷量较多，浮栅上的电压也较高，从而读取操作时的读取电流IREAD为较小的电流。R端口与灵敏放大器相连接，灵敏放大器判断读取电流IREAD的大小，从而判断出存储单元上的存储的数据为逻辑1还。
22、是逻辑0。未选单元的SEN端口电压为VR，选择管栅极上电压VR将导致选择管处于截止区。未选存储单元上没有从C端口到R端口的读取电流IREAD。0044当然，为了满足局部的和具体要求，本领域的技术人员可以对上面的描述的解决方案应用于许多修改和变更。具体而言，虽然已经参考优选的实施方式通过一定程度的特殊性描述本发明，应当理解形式以及细节上的各种省略，替代和改变以及其他实施方案是说明书CN104112474A5/5页7可能的；此外，明确的旨在与发明任何公开的实施方案有关的具体的元件和/或方法步骤，可以按照设计选择的常规方式结合在任何其它实施方案中。说明书CN104112474A1/4页8图1图2说明书附图CN104112474A2/4页9图3图4说明书附图CN104112474A3/4页10图5图6图7图8说明书附图CN104112474A104/4页11图9说明书附图CN104112474A11。