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1、(10)申请公布号 CN 103456353 A (43)申请公布日 2013.12.18 CN 103456353 A *CN103456353A* (21)申请号 201310395809.4 (22)申请日 2013.09.04 G11C 11/413(2006.01) (71)申请人 东南大学 地址 214135 江苏省无锡市新区菱湖大道 99 号 (72)发明人 李冰 尚壮壮 赵霞 王刚 刘勇 董乾 (74)专利代理机构 南京经纬专利商标代理有限 公司 32200 代理人 许方 (54) 发明名称 一种用于 SRAM 亚阈值地址解码器的驱动电 路 (57) 摘要 本发明公开了一种用于。
2、 SRAM 亚阈值地址解 码器的驱动电路， 用于将地址解码器解码操作后 的解码信号经过二次反向后传输至 SRAM 单元， 包 括两个反相器， 所述两个反相器各包括一个 PMOS 晶体管和第一 NMOS 晶体管 ； 本发明所设计的一种 用于 SRAM 亚阈值地址解码器的驱动电路较之传 统驱动电路在上升时间方面有明显减小， 在下降 时间方面相仿， 本发明提出的驱动电路有更好的 驱动效果。 (51)Int.Cl. 权利要求书 1 页 说明书 3 页 附图 2 页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书1页 说明书3页 附图2页 (10)申请公布号 CN 1034563。
3、53 A CN 103456353 A *CN103456353A* 1/1 页 2 1. 一种用于 SRAM 亚阈值地址解码器的驱动电路， 用于将地址解码器解码操作后的解 码信号经过二次反向后传输至 SRAM 单元， 其特征在于， 包括两个反相器， 所述两个反相器 各包括一个 PMOS 晶体管和第一 NMOS 晶体管， 其中 ： 地址解码器将解码信号传输至第一反相器中的第一PMOS晶体管的栅极和第一NMOS晶 体管的栅极， 所述第一PMOS晶体管的源端接第一电源电压， 所述第一NMOS晶体管的源端接 地， 所述第一 PMOS 晶体管的漏端和第一 NMOS 晶体管的漏端用于共同输出第一逻辑电平。
4、反 向信号 ； 所述第二反相器中第二 PMOS 晶体管的栅极和第二 NMOS 晶体管的栅极用于共同输入 上述第一逻辑电平反向信号， 所述第二 PMOS 晶体管的源端接第二电源电压， 所述第二电源 电压高于第一电源电压， 第二NMOS晶体管的源端接地， 所述第二PMOS晶体管的漏端和第二 NMOS 晶体管的漏端用于共同输出第二逻辑电平反向信号至 SRAM 单元的字线端 ； 所述 SRAM 单元根据接收到的第二逻辑电平反向信号进行相应的操作。 2. 根据权利要求 1 所述的一种用于 SRAM 亚阈值地址解码器的驱动电路， 其特征在于， 所述第二电源电压比第一电源电压高出 5%-50%。 3.根据权。
5、利要求1或2所述的一种用于SRAM亚阈值地址解码器的驱动电路， 其特征在 于， 所述第一反相器和第二反相器具有相同的宽长比。 权 利 要 求 书 CN 103456353 A 2 1/3 页 3 一种用于 SRAM 亚阈值地址解码器的驱动电路 技术领域 0001 本发明涉及驱动电路， 更具体地涉及一种用于 SRAM 亚阈值地址解码器的驱动电 路。 背景技术 0002 由于数字集成电路的功能越来越复杂， 规模越来越大， 片上集成的存储器已经成 为数字电路系统中非常重要的一部分。近年来， 静态随机存取存储器 (SRAM) 凭借着其供电 即可保存数据， 无需不断进行刷新的特点， 成为片上存储器中不可。
6、或缺的重要组成部分， 被 广泛应用于系统级芯片 (SOC) 中。据国际半导体技术蓝图 (ITRS) 的预测， 到 2013 年内存 将占到 SOC 面积的 90， 这将导致芯片的功耗越来越取决于 SRAM 的功耗， 而降低功耗最为 明显和有效的方式是尽可能降低电源电压。 0003 然而， 当系统电压或 Vcc 降至近亚阈值区域时， 电路的驱动能力将会大大下降， 势 必将影响下一级的工作状态。对亚阈值 SRAM 设计而言， 亚阈值 SRAM 对地址解码器的驱动 能力要求很高， 但是电压过低会大大影响地址解码器的驱动能力， 因而亚阈值地址解码器 的设计将是面临的一大挑战。 0004 一般而言， 解。
7、决此问题的传统方法是采用反相器级联的方式增加驱动能力， 即将 M （为偶数） 个反相器级联构成驱动电路， 其中， 反相器级联个数根据实际所要驱动的负载大 小而定， 且后一级反相器 W/L 的值相对于前一级反相器 W/L 的值根据实际所要驱动的负载 大小进行 N 倍增加。如图 1 中所示， 给出了 M=2， N=2 的情况 ： INV1 的 PMOS 晶体管源端与电 源电压 Vcc 相连接， PMOS 晶体管漏端和 NMOS 晶体管的漏端相连接且接至输出信号 B， NMOS 晶体管的源端和地 Vss 相连接， PMOS 晶体管的栅极和 NMOS 晶体管的栅极与输入信号 A 相 连接 ； INV2。
8、 的 PMOS 晶体管源端与电源电压 Vcc 相连接， PMOS 晶体管漏端和 NMOS 晶体管的 漏端相连接且接至输出信号 C， NMOS 晶体管的源端和地 Vss 相连接， PMOS 晶体管的栅极和 NMOS 晶体管的栅极与前级反相器的输出 B 信号相连接 ； 且 INV2 中 W/L 值是 INV1 中 w/L 值 的 2 倍。 0005 但是， 此传统方法应用在亚阈值电路中时， 一方面， 驱动效果并不明显， 很难满足 亚阈值 SRAM 的设计 ； 另一方面， 采用较多反相器级联会增加管子的数量， 使版图面积增加， 反相器 W/L 值倍增也会带来版图面积的增加。 因此， 本发明的目的在于。
9、， 为了解决上述问题， 提供一种用于 SRAM 亚阈值地址解码器 的驱动电路。 发明内容 0006 本发明所要解决的技术问题在于克服现有技术的不足， 提供一种用于 SRAM 亚阈 值地址解码器的驱动电路。 0007 本发明具体采用以下技术方案解决上述技术问题 ： 本发明设计了一种用于 SRAM 亚阈值地址解码器的驱动电路， 用于将地址解码器解码操作后的解码信号经过二次反向后 说 明 书 CN 103456353 A 3 2/3 页 4 传输至 SRAM 单元， 包括两个反相器， 所述两个反相器各包括一个 PMOS 晶体管和第一 NMOS 晶体管， 其中 ： 地址解码器将解码信号传输至第一反相器。
10、中的第一PMOS晶体管的栅极和第一NMOS晶 体管的栅极， 所述第一PMOS晶体管的源端接第一电源电压， 所述第一NMOS晶体管的源端接 地， 所述第一 PMOS 晶体管的漏端和第一 NMOS 晶体管的漏端用于共同输出第一逻辑电平反 向信号 ； 所述第二反相器中第二 PMOS 晶体管的栅极和第二 NMOS 晶体管的栅极用于共同输入 上述第一逻辑电平反向信号， 所述第二 PMOS 晶体管的源端接第二电源电压， 所述第二电源 电压高于第一电源电压， 第二NMOS晶体管的源端接地， 所述第二PMOS晶体管的漏端和第二 NMOS 晶体管的漏端用于共同输出第二逻辑电平反向信号至 SRAM 单元的字线端 。
11、； 所述 SRAM 单元根据接收到的第二逻辑电平反向信号进行相应的操作。 0008 作为本发明的一种优化结构 ： 所述第二电源电压比第一电源电压高出 5%-50%。 0009 作为本发明的一种优化结构 ： 所述第一反相器和第二反相器具有相同的宽长比。 0010 本发明与现有技术相比具有如下优点 ： 本发明所设计的一种用于 SRAM 亚阈值地址解码器的驱动电路较之传统驱动电路在上 升时间方面有明显减小， 在下降时间方面相仿， 本发明提出的驱动电路有更好的驱动效果。 附图说明 0011 图 1 为一种传统驱动电路的结构图 ； 图 2 为本发明所设计的一种用于 SRAM 亚阈值地址解码器的驱动电路的。
12、结构图 ； 图 3 为传统驱动电路和本发明所设计的驱动电路结合外围电路的仿真波形图。 0012 图 3 中 C1 表示传统驱动电路的仿真波形， C2 为本发明所设计的驱动电路的仿真 波形 ； 图 1 和图 2 中 Inc_Vcc 定义为电源电压， INV 定义为反相器， W/L 定义为反相器的宽长 比。 具体实施方式 0013 下面结合附图对本发明作进一步的详细说明 ： 如图 2 所示， 本发明设计了一种用于 SRAM 亚阈值地址解码器的驱动电路， 用于将地址 解码器解码操作后的解码信号经过二次反向后传输至 SRAM 单元， 包括两个反相器， 所述两 个反相器各包括一个 PMOS 晶体管和第一。
13、 NMOS 晶体管， 其中 ： 地址解码器将解码信号传输至第一反相器中的第一PMOS晶体管的栅极和第一NMOS晶 体管的栅极， 所述第一PMOS晶体管的源端接第一电源电压， 所述第一NMOS晶体管的源端接 地， 所述第一 PMOS 晶体管的漏端和第一 NMOS 晶体管的漏端用于共同输出第一逻辑电平反 向信号 ； 所述第二反相器中第二 PMOS 晶体管的栅极和第二 NMOS 晶体管的栅极用于共同输入 上述第一逻辑电平反向信号， 所述第二 PMOS 晶体管的源端接第二电源电压， 所述第二电源 电压高于第一电源电压， 第二NMOS晶体管的源端接地， 所述第二PMOS晶体管的漏端和第二 NMOS 晶体。
14、管的漏端用于共同输出第二逻辑电平反向信号至 SRAM 单元的字线端 ； 说 明 书 CN 103456353 A 4 3/3 页 5 所述 SRAM 单元根据接收到的第二逻辑电平反向信号进行相应的操作。 0014 作为本发明的一种优化结构 ： 所述第二电源电压比第一电源电压高出 5%-50%。 0015 作为本发明的一种优化结构 ： 所述第一反相器和第二反相器具有相同的宽长比。 0016 再次结合图 2， 下面给出详细的驱动过程 ： 1） ： A 信号是经过地址解码器后的解码信号， 此信号的电压峰值为 Vcc， 相对于亚阈值 SRAM 设计时， 即为设计中所要求的设计电压 ； 2） ： A 信。
15、号经过 INV1 后， 其逻辑电平信号反向， 得到信号 B， 此时信号 B 的电压峰值仍为 Vcc ； 3） ： B 信号经过 INV2 后， 由于 INV2 的电源电压为 Inc_Vcc， 则得到的 C 信号的电压峰值 会增加 20%， 此时信号的驱动能力增强 ； 4) ： 增强后的 C 信号输入 SRAM 单元的字线中， SRAM 单元进行相应的操作。 0017 图 3 为传统驱动电路和本发明的驱动电路结合外围电路的仿真波形， 其中两种驱 动电路采用相同的外围电路。本仿真中， 记 C1 表示传统驱动电路的仿真波形， C2 为本发明 驱动电路的仿真波形， 由波形显示可知 ： 本发明提出的驱动。
16、电路较之传统驱动电路在上升 时间方面有明显减小， 在下降时间方面相仿， 本发明提出的驱动电路有更好的驱动效果。 0018 以上所述提供了本发明的实施例及相应的仿真结果， 描述驱动电路的特定实施 例。当然， 这仅是实施例， 并不是对权利要求中所描述的本发明的限制。 0019 尽管本发明此处具体化一个特定的例子示出和描述， 然而本发明不限制于所示出 的细节， 因为在不偏离本发明的精神以及在权利要求的范围和等同范围内， 可以作出多种 改进和结构变化。因此， 宽范围地并且如权利要求中所阐明的在某种意义上与本发明的范 围一致地解释附加的权利要求是适当的。 说 明 书 CN 103456353 A 5 1/2 页 6 图 1 说 明 书 附 图 CN 103456353 A 6 2/2 页 7 图 2 图 3 说 明 书 附 图 CN 103456353 A 7 。