本发明一般地与数字数据的传输有关，更准确地说，是关于数字音频信号中的错误校正。 利用交叉交错技术把数字数据信号转换成错误可以校正的码结构，这是已知的。一种适合于执行这种交叉交错错误校正的已知结构示于图1，图中，W0、W1、W2和W3中的每一个表示一个音频数据序列。当把包括在各个音频数据序列中的4个字加到模2加法器（图1中，以一个空心圆示意地表示每一个模2加法器）时，产生第一奇偶校验数据序列P。把这个数据序列P送到若干个延时电路上，各个延时电路提供不同的延时时间，以d、2d、3d、4d和5d来表示，此处，d表示延时时间的一个单元。把第一奇偶校验数据序列P加到若干个提供不同延时时间的延时电路上，其结果是把数据序列W0-W3从第一排列状态重新排成第二排列状态。然后，在第二组模2加法器（图1中，以一个空心圆示意地表示每一个模2加法器）中，对引自处于第二排列状态下数据序列的5个字进行模2加，由此产生第二奇偶校验数据序列Q。
由于这种交叉交错技术具有一个特点，即数字音频信号的每个字包括在两个奇偶校验数据序列P和Q中，所以，这种技术具有较高的校正错误的能力。但是，在采用这种交叉交错错误校正编码方法时，如果在一个块内存在4个有错误的字，就必须考虑校正成为不可能的概率。例如，在采用交叉交错技术而其中数字数据的4个字与两个奇偶校验字相加时，由此形成的奇偶校验序列可以表示成图2，图中每个实心圆示意地表示码符号中的一个字。图2中，垂直方向上的5个字表示奇偶校验序列P，对角线方向上的6个字表示奇偶校验序列Q。以符号S0-S5表示的特定字，以中间具有实圆心的空心圆来表示。
假定数据传输是随机的，再假定在译码器中分别利用奇偶校验P和奇偶校验Q来实现P译码和Q译码，还假定把这种P译码和Q译码交替地重复很多次;就可以看出对于特定字S0-S5中每一个的错误校正成为不可能的范围。例如，在以符号S0表示的字的情况下，如果包括符号S0的4个符号在数据区上排列成图2所示的一个梯形关系并且同时包括错误，P奇偶校验序列和Q奇偶校验序列中分别包括两个错误的字，因此，这样的错误不能被校正。如果算出这种梯形图形的个数，就能确定错误校正成为不可能的概率。关于以其它符号S1-S5表示的字，如果包括这些符号的4个字排列成为一个平行四边形并且同时是有错误的，在采用这种交叉交错技术时，这种错误校正又被看成是不可能的。
如果把一个字是有错误的概率取为PS，则对于以符号S0-S5表示的每一个字来说，错误校正成为不可能的概率以下列各式给出：
P0＝10P4S
P1＝10P4S
P2＝13P4S
P3＝14P4S
P4＝13P4S
P5＝10P4S
当然，可以出现多于5个字同时是有错误的情况，那时，错误校正也成为不可能。但是，在这种状态下概率小于P5S，因而被忽略。并不限定于4个字，一般在几个字和两个奇偶校验的情况下，显然也有类似的趋势。
在这种已知的错误校正编码方法中，错误校正成为不可能的概率取决于被考虑的数据信道，因此把奇偶校验数据定位于S0、S1或S5的位置上，已经证明在这些位置上这种概率相对较小。但是，因为信息数据比用于错误校正的奇偶校验数据重要得多，所以，希望在音频信号情况下可以是脉冲编码调制（PCM）的信息数据放在使错误校正成为不可能的概率为极小的位置上，也就是说，应该把信息数据放在可以认为使大多数错误能够被校正的位置上。
图3示出各种数据位置间的相互关系，其中：把音频数据序列W0和W1分别放在相应于符号S0和S1的位置上;把奇偶校验数据序列Q和P分别放在相应于符号S2和S3的位置上;把音频数据序列W2和W3分别放在相应于符号S4和S5的位置上。图3中，以实心圆表示的5个字产生奇偶校验字P，以空心圆表示的6个字产生奇偶校验字Q。正如从图3可见，在产生奇偶校验P的序列中在相应于奇偶校验字Q的位置上出现一个空白，这个空白是在完全交叉交错的错误校正技术情况下形成了一个问题。
在这种完全交叉交错技术中，利用由数量已预先确定了的PCM数据字所形成的一个单元来完成交错。图4说明一种类似于上述的状态，其中有4个符号和两个奇偶校验字，并且把数据写于具有4个符号乘m个块的矩阵结构存储器中。如图4所示，读出以实心圆表示的4个字来形成奇偶校验字P，把P写入存储器，然后，读出以空心圆表示的5个字来形成奇偶校验字Q。奇偶校验字P的产生是在4个符号乘m个块的矩阵内完成的，奇偶校验字Q的产生是在5个符号乘m个块的矩阵内完成的。把同步信号、块地址信号和用于错误检测的循环冗余校验（CRC）码加到每个块上，然后进行记录。
在这种完全交叉交错的错误校正中，希望在用于产生奇偶校验符号P的序列中所包括的两个字之间存在较大的距离D（或块数），因为能够利用奇偶校验符号P来校正的成组错误的长度就是用这一距离D（或块数）来限定的。而且，必须使图4中以D′表示的其余块数小于以D表示的块数。距离D是在用于产生奇偶校验P的序列中所包括最靠近的两个字之间的距离或块数。从图4可以看清，如果使奇偶校验符号Q位于一个块的中心，则字W1和P之间的距离变成2D，由此出现一个问题，即两个符号之间的距离D或块数不能增大。
鉴于上述问题，已经提出了一种完全交叉交错系统，例如在与本申请具有同一受让人的美国专利第4，562，578号中所详述的那样，使一个奇偶校验符号P位于块的中心，在此，如果出现一个错误则校正成为不可能的概率较高;并使另一个奇偶校验符号Q位于块的终端，以便延长块并使能够校正的成组错误长度为最大。
把在美国专利第4，562，578号中公开的系统应用于，把与NTSC制式视频信号有关的立体声音频信号数字化，并利用旋转磁头以一般已知的方法记录于磁带上这样的情况下。
图5示出一个数据单元的排列，其中一个字包括8位;准确地说，n＝8个字，m＝132个块，并且n×m＝1056个字。在NTSC制式中，一场数字音频信号为1050个字，结果是，当取样频率为2Fh（此处，Fh为行频）时，必须把控制数据的6个字（ID0、……ID5）加到场的字上，最好是加在场的起点。换句话说，把控制数据的6个字加到其顺序为L0、R0、L1、R1、R2、……L522、L523和R523的一场中的数字音频信号上。
在这种控制数据中，ID0是标志字，ID1-ID4是时间码，其中，ID1表示小时、ID2表示分、ID3表示秒、ID4表示场。字ID5包括8位a0-a7，这8位包括下列信息：a0位表示控制数据是否有效;a1和a2位表示数字音频信号的特定类型（非立体声的、立体声的、两种语言的、等等）;a3位鉴别是声音信息还是用于其它显示的信息，并与一个信道有关;a4位提供与另一个信道有关的类似鉴别;a5和a6位表示开始和停止信息，在记录开始和停止时把这些位置为高电平;a7位表示与避免衰减有关的信息。
把包括控制数据ID0-ID5在内的1056个字排列起来，使每两个字（也就是说，在诸如ID0-ID1、ID2-ID3、ID4-ID5、等等的两个字与两个字之间）在横向上的距离为44个块。在用硬件执行时，这可以通过在随机存取存储器（RAM）的地址控制的控制下，在以44个块为间隔的地址上进行写入来完成。如果把控制数据或奇偶校验数据分开，则把两个字Li和Ri在横向或左右方向上与图5有关地排列起来。把数字音频信号在横向上分成三部分进行交错的理由是，当采用例如平均值内插时，由此可使校正的区间错误长度为最大。更详细地说，通过把Li和Ri横向排列，与把它们在图5中在纵向或上下方向上排列起来的情况相比，能够校正的长度可以作得较长。
把不论是奇数还是偶数的两个奇偶校验加到包括控制数据的一场数字音频信号上。参考图6，如果把上述矩阵结构每一排中的音频数据序列取为W0、W1、……W7，则在每个数据序列中具有8个字的第一奇偶校验序列P，以在横向上介于14个块或15个块的这种字之间的距离而形成，图6中，以实心圆标志出这一奇偶校验序列P中所包括的字。
如果可能，则第一奇偶校验序列P的两个相邻符号之间的全部距离都会选为14个块。但是，因为有一段的D′可以是20个块那样长，所以，必须从此取出6个块并且用来在6个不同位置上、在相邻符号之间形成15个块的距离，由此，进一步增强了对成组错误的校正能力。而且，9个字（其中每个字取自音频数据序列W0-W7和奇偶校验序列P）形成在相邻符号之间具有12个块距离的第二奇偶校验序列Q，图6中，以空心圆标志出序列Q中所包括的字。把这两个奇偶校验序列的两个元素之间的距离，以块数为单位选为可被2或3整除的数。把第一奇偶校验序列P放在一个块的中心，把第二奇偶校验序列Q放在这个块的终端。换句话说，如上所述，因为在块的中心在数据中出现错误而校正成为不可能的概率较大，所以，美国专利第4，562，578号讲明把奇偶校验序列P放在块的中心，因为它不如音频数据那样重要，还讲明把奇偶校验序列Q放在块的终端，为了使形成奇偶校验序列P的相继字之间的距离为最大。
每群132个块，包括8个字的数字音频信号、两个字的奇偶校验数据、以及用于错误检测的循环冗余校验（CRC）码;CRC码可以包括16位，加到每个块的数据上。把块同步信号和块地址信号记录在磁带上之前也加到块的组上去。如果从前后关系中得到第一块的数据并且单独地作了分析，如图7所示，在这一个块之后当然接有第二个块、第三个块、……直到第132个块，在图5中从左向右移动。
美国专利第4，562，578号所公开那种类型的数字数据传输系统示于图8，其中，实线箭头表示在传输或记录期间信号流动的方向，虚线箭头表示在接收、重放或复制期间信号流动的方向。更详细地说，图8所示系统在记录或传输状态下，要记录或传输的音频信号通过输入端1送到模一数变换器（A/D）2，把形成的数字化的音频信号写入随机存取存储器（RAM）3或随机存取存储器（RAM）4。随机存取存储器3和4中的每一个都具有足够的容量，以容纳构成一场的全部数字音频信号。在把音频输入数据写入随机存取存储器3或4中去的期间内，把前一场的数据从随机存取存储器4或3中的另一个里读出，并把它送到P、Q编码器/译码器6，6产生两个奇偶校验数据，把它们返回去写入另一个RAM。把数据分别写入RAM3和4中预先确定的区域，如图5和图6所示;为了在交错状态下读出这种数据，备有地址产生器5，例如，利用地址计数器、只读存储器和加法器（未示出）来产生预先确定的块地址。
把已从RAM3或4读出的数字音频信号和奇偶校验数据送到加法器7，在此把它们与由块地址产生器8产生的块地址相加。把来自加法器7的组合输出信号送到并串变换器9，其结果把已串行化的信号送到CRC编码器-译码器10。在此实例中，CRC编码器-译码器10具有由X16+X12+X5+1给出的生成多项式，并产生16位加到每个块上去的CRC码（CRCC）。CRC编码器一译码器10的工作，由来自CRC定时产生器11的定时信号来控制。因为这个实例的信号采用频率调制（FM），所以，把来自CRC编码器-译码器10的输出信号送到FM编码器-译码器12，并且把来自FM编码器-译码器12的输出信号送到加法器13，在此把它与同步信号产生器14产生的块同步信号相加。把来自加法器13的组合信号送到输出端15，利用已知的旋转磁头记录设备把它从输出端15记录在磁带上，或者把它传输出去。
图8所示系统在接收或复制状态下，把来自磁带（未示出）的再现数字信号通过输入端16送到同步检测电路17;把形成的已检测信号送到FM编码器-译码器12，在此对该信号进行FM解调。把已调频解调的信号送到CRC编码器-译码器10，在此利用加于每个块上的CRC码进行错误检验，这种错误检验的结果是一位错误指针，把这个指针存入指针随机存取存储器（RAM）18和19中。指针RAM18和19相应于RAM3和4，把每个错误指针写在1320（10×132＝1320）个块中各自的地址上，把与RAM3和4共用的块地址从地址产生电路5也送到指针RAM18和19。
把再现和已解调的数据信号也送到缓冲器20，把20的缓冲输出信号送到串一并变换器21，21提供具有适合于写入RAM3和4形式的并行排列数据。缓冲器20的功能是把再现的数据延时，直到产生错误指针，该指针是利用CRC编码器-译码器10进行CRC错误检验的结果。在这种复制状态下，RAM3和4以类似于上述记录状态下的方式工作，这样，当RAM3或4中的一个具有写入再现数据的一场时，从RAM4或3中的另一个读出的再现数据中的错误被校正。当在RAM3或4中写入再现数据时，由错误指针指出为错误的字不写入。为了实现这一点，把从指针RAM18或19读出的每个错误指针送到RAM定时产生器22;22产生控制信号，把它送到RAM3和4，以防止在其中错误字写入。
把从RAM3和4读出的再现数据送到P、Q编码器-译码器6，以利用已知的奇偶校验技术来执行错误校正;一旦数据中的任何错误已被校正，就把这个数据返回重新写入RAM3或4。在这种错误校正情况下，其全部要求是错误的字具有足够的信息来表明这个字是有错误的;以及，如上所述，不把有错误的字本身写入RAM3或4。如果在一个奇偶校验产生的序列中包括两个以上错误的字，则错误校正成为不可能。但是，当把采用奇偶校验序列P的错误校正和采用奇偶校验序列Q的错误校正交替和重复执行时，则错误校正成为不可能的字数会显著减少。
在错误已被校正后，把从RAM3或4读出的再现数据送到修正或内插电路23，23对于具有不能被校正的那些错误的字执行平均值内插处理。把修正电路23的输出送到数-模变换器24，把模拟输出信号从此通过输出端25作为再现音频信号而输出。
在上述错误校正系统中，根据相应的CRC码，对于包括有错误数据的数据块建立了错误指针。利用CRC码的错误检测能力几乎完全与，例如，小于16位的成组错误或小于3位的随机错误有关。但是，对于位数延续大于上述数值的错误，存在着误检测的可能性。例如，对于包括多于16位成组错误或多于3位随机错误的数据块，可能不建立错误指针。如果不补偿这种误检测，则在再现声音中会出现唱针噪声。另外，如果根据这种误检测来执行校正，则形成误校正，结果使错误进一步扩大。
可以认为，利用Q奇偶校验序列或P奇偶校验序列，在进行错误校正之前先进行奇偶校验的检验，就能解决上述问题。但是，在这种奇偶校验的检验中，当奇偶校验序列里不存在错误时，要检验奇偶校验序列的校验子是否变成零。所以，如果对于奇偶校验序列正确地建立了一个错误指针，而且该序列包括另一个对其没有建立错误指针的错误，则对于后一个错误的奇偶校验检验成为不可能。那时，对其没有建立错误指针的有错误的数据不能被校正，并且保留了有错误的状态。
因此，本发明的目的是提供一种用于校正在接收数字数据信号中错误的设备或方法，并尽可能减少在校正有错误的数据时的失误。
根据本发明的一个目的，用于对具有一对奇偶校验序列P和Q、并包括CRC码的接收数字数据信号中错误进行校正的一种设备包括：奇偶校验的检验装置，用于检验在接收数字数据信号的奇偶校验序列P或奇偶校验序列Q中的错误;错误校正装置，用于根据利用接收数字数据信号中包括的CRC码产生的错误指针，来校正P序列数据或Q序列数据中有错误的数据;以及连接到奇偶校验检验装置和错误校正装置上的顺序控制装置，用于在一系列由错误校正装置进行的错误校正操作中，至少插入一次由奇偶校验检验装置进行的奇偶校验检验操作。
根据本发明的另一目的，在对具有一对奇偶校验序列P和Q、并具有CRC码的接收数字数据信号中错误进行校正的方法里，在根据利用CRC码产生的错误指针，对于P序列数据或Q序列数据中有错误的数据进行校正的若干步里，至少插入一步对于奇偶校验序列P或奇偶校验序列Q中错误的检验。
通过连同附图一道阅读用作说明的实施例的以下详述，将会清楚地看出本发明的上述目的、其它目的、特点和优点;出现在各个附图中的各个相应元件或部件，用相同的参考号标出。
图1是表示根据先有技术利用交叉交错技术来实现错误校正的编码电路方框图;
图2、图3和图4是在根据先有技术来解释错误校正过程的参考图;
图5、图6和图7是在解释用于先有技术中的数据结构的参考图;
图8是表示根据先有技术的错误校正电路方框图;
图9A和图9B是在解释本发明时所参考的表示数据排列的图;
图10是表示根据本发明一个实施例的错误校正电路方框图;
图11是在解释图10电路工作时所参考的定时图;以及
图12是表示根据本发明另一个实施例的错误校正电路方框图。
首先参考图9A和图9B，其中以Wij来表示每一个数据，可以看出：一对奇偶校验序列P和Q可以选择如下：
P：W1j、W2（j+3）和W3（j+6）（例如，W11、W24和W37）
Q：W1j、W2（j+2）和W3（j+4）（例如，W11、W23和W35）
白圆或空心圆表示正确的数据;黑圆或实心圆表示已经利用CRC码检测出来有错误的数据，由此建立了一个错误指针。图9A中，表示隐式有错误的数据（W37），也就是说，利用CRC码没有检测出来的有错误的数据，所以没有建立错误指针。
通常，根据本发明，错误校正方法包括按照下列次序的一系列步骤：Q奇偶校验的检验→P校正→Q奇偶校验的检验→P校正→Q校正……，也就是说，在根据利用CRC码产生的错误指针来校正P序列数据或Q序列数据中有错误的数据的一系列步骤里，至少插入一个对奇偶校验序列P或Q中错误进行检验的步骤。
在上述第一步中（Q奇偶校验的检验状态）
隐式有错误的数据（W37）来自Q奇偶校验序列W13、W25和W37。因为对于W25已经建立了错误指针，所以，与W37有关的奇偶校验的检验成为不可能。因此，在此检验Q奇偶校验序列中错误的第一步里，不能检测出数据W37是有错误的。
第二步（P校正状态）
假定只对存在于图9A中第5列内有错误的数据建立了错误指针，则通过利用P奇偶校验序列的错误校正校正了第5列中的全部数据W15、W25和W35，并把错误指针清除。通过这一步，在第5列中不再保留有错误的数据了，也就是说，除隐式有错误的数据W37外，校正了全部有错误的数据。
第三步（Q奇偶校验的检验状态）
在这一步开始时，因为错误指针已被清除，所以，在图9A中除W37外全部数据应当以白圆或空心圆来表示。因此，相对于每一个Q奇偶校验序列来实行Q奇偶校验的检验，作为Q奇偶校验检验的结果发现W13、W25和W37的Q奇偶校验序列的校验子（“异”）不为零。也就是
W13W25W37≠0
换句话说，发现在这个序列中存在着隐式有错误的数据。于是，假定在这个序列中全部数据W13、W25和W37都是有错误的，建立了错误指针。
第四步（P校正状态）
利用P奇偶校验序列，可以校正对其已经建立了错误指针的全部数据W13、W25和W37。因此，在这一步结束时，校正了数据的全部错误。
在上述方法中，把Q奇偶校验序列用于奇偶校验的检验。但是，也可以把P奇偶校验序列交替地用于奇偶校验的检验。而且，在上述方法中，在利用Q奇偶校验序列进行的第一次与第二次奇偶校验的检验之间，执行一次P校正。但是，根据错误的程度和范围，可以在重复若干次P校正和Q校正之后，执行第二次奇偶校验的检验。而且，可以执行三次或三次以上的奇偶校验的检验。
图10表示根据本发明的一个实施例用于执行上述校正方法的电路结构，为了控制整个过程的定时，电路中备有控制电路31。在电路31的控制下地址产生电路32工作，产生相应于每一个奇偶校验序列的地址信号，地址信号对写入数据和错误指针的存储器33寻址。每当一次上述奇偶校验的检验操作和校正操作结束时，计数器34对来自控制电路31的时钟CK进行计数。译码器35对计数器34的计数值进行译码，译码输出加到开关控制电路36，36适当地选择开关37的一个相应状态或位置。所示开关37有4个位置，把存储器33的输出分别连接到P校正电路38、Q校正电路39、P奇偶校验的检验电路40和Q奇偶校验的检验电路41。把电路38-41的输出返回连接到存储器33的输入。输入端42接受数据和错误指针（D-EP）。根据地址产生电路32产生的地址信号，把来自输入端42和来自电路38-41的数据写入存储器33，接着，再从33读出。
图11表示用于图10电路的定时图，其中，第一步和第七步执行Q奇偶校验的检验，在其间交替地执行P校正和Q校正。可以理解，在对于来自控制电路31的连续时钟CK进行计数时，计数器34提供计数值;在译码器35中把计数值译码后，使电路36控制开关37以图11所示的顺序实现与电路38-41的顺序连接。
在本发明的上述实施例中，出现于第一次Q奇偶校验的检验与第二次Q奇偶校验的检验之间的、交替进行的P校正和Q校正步骤的数量是固定的。但是，象在图10和图11的实施例中，即使把P校正和Q校正重复了一定次数，如果误码率太高，则仍然会保留大量的错误指针，结果是，甚至在第二奇偶校验的检验时也不能指望得到充分的校正。为此，希望只有在保留错误指针的数量小于预定值以后，才执行第二或后一个奇偶校验的检验。
图12表示根据本发明另一个实施例的电路结构，其中，在保留错误指针的数量变成小于预定数值时，执行第二和以后的奇偶校验的检验。图12中，相应于图10所描述的那些元件以相同的参考号标出。
在图12的实施例中，为了对于从存储器33读出的错误指针（EP）进行计数，备有计数器43。利用来自控制电路31的时钟CK，在每次校正操作或奇偶校验的检验操作开始时，把计数器43复位。比较器44对计数器43的计数值与来自状态控制电路45的控制信号进行比较，根据比较结果来控制开关控制电路36。执行奇偶校验检验的次数，由来自状态控制电路45的这种控制信号来确定。换句话说，只有当比较器44的输出表示所保留的错误指针的数量，因此计数器43的计数值，已经减小到由状态控制电路45所确定的数值时，开关控制电路36才使开关37把存储器33连接到Q奇偶校验的检验电路41（或连接到P奇偶校验的检验电路40）上。
根据本发明，可以把由于利用CRC码产生的误检测而漏掉有错误的数据的数量减小，小于利用先有技术的各种方法。更详细地说，能够减小在第一奇偶校验的检验中已经漏掉的有错误数据的数量。
虽然参照附图已经详述了本发明的特定实施例，但是，本发明当然并不限于那些明确的实施例;而且，本领域的技术人员在不脱离所附的权利要求中所规定本发明的范围和精神的情况下，能够实现各种变型和修改。