半导体器件用接合线及其制造方法.pdf

本发明涉及一种半导体器件用接合线及其制造方法，并且更具体地，涉及包括以下步骤的半导体器件用接合线的制造方法：在具有第一金属作为主要组分的芯材料上形成具有第二金属作为主要组分的第一涂层；对在其上形成了所述第一涂层的所述芯材料进行拉线；以及在已经完成了所述拉线的所述芯材料和所述第一涂层上形成具有第三金属作为主要组分的第二涂层。当使用本发明的接合线和其制造方法时，可以降低对芯片的损害，同时防止芯材料暴露，并且提高耐酸性和第二侧面的接合性。

1.  一种半导体器件用接合线，所述接合线包括：
芯材料，所述芯材料具有作为主要组分的第一金属；
第一涂层，所述第一涂层形成在所述芯材料的表面上，并且具有作为 主要组分的第二金属，所述第二金属的组分和组成与所述第一金属的组分 和组成不同；和
第二涂层，所述第二涂层包围所述芯材料和所述第一涂层，并且具有 作为主要组分的第三金属，所述第三金属的组分和组成与所述第二金属的 组分和组成不同，
其中所述第一金属是Cu、Ag或它们的合金，
所述第二金属是Au、Ag、Pt、Pd或它们的合金，
所述第三金属是Au、Ag、Pt、Pd或它们的合金，并且
所述第二涂层的表面具有约1nm至约6nm的粗糙度。

2.  根据权利要求1所述的半导体器件用接合线，其中所述第一涂层 和所述第二涂层的组合的厚度为约30nm至约100nm。

3.  根据权利要求2所述的半导体器件用接合线，其中所述第一涂层 的厚度为约25nm至约85nm。

4.  根据权利要求1所述的半导体器件用接合线，其中所述第一涂层 和所述第二涂层的组合的横截面积为所述接合线的横截面积的约0.597％ 至约1.97％。

5.  根据权利要求1所述的半导体器件用接合线，其中所述第一涂层 和所述第二涂层的组合的横截面积为所述接合线的横截面积的约0.993％ 至约1.97％。

6.  根据权利要求1所述的半导体器件用接合线，其中所述第一涂层 和所述第二涂层的组合的横截面积为所述接合线的横截面积的约1.189％ 至约1.581％。

7.  一种半导体器件用接合线，所述接合线包括：
芯材料，所述芯材料具有作为主要组分的第一金属；和
涂层，所述涂层形成在所述芯材料的表面上，并且具有作为主要组分 的第二金属，所述第二金属的组分和组成与所述第一金属的组分和组成不 同，
其中所述第一金属是Cu、Ag或它们的合金，
所述第二金属是Au、Ag、Pt、Pd或它们的合金，并且
所述涂层的表面具有约1nm至约6nm的粗糙度。

8.  一种半导体器件用接合线的制造方法，所述制造方法包括：
在具有第一金属作为主要组分的芯材料上形成具有第二金属作为主 要组分的第一涂层；
对在其上形成了所述第一涂层的所述芯材料进行拉线；以及
在所述拉线之后在所述芯材料和所述第一涂层上形成具有第三金属 作为主要组分的第二涂层，
其中所述第一金属是Cu、Ag或它们的合金，
所述第二金属是Au、Ag、Pt、Pd或它们的合金，并且
所述第三金属是Au、Ag、Pt、Pd或它们的合金。

9.  根据权利要求8所述的制造方法，其中所述第一金属与所述第二 金属不同。

10.  根据权利要求8所述的制造方法，所述制造方法还包括在所述第 二涂层的形成之后的拉线，
其中在所述第二涂层的形成之后的所述拉线进行不多于两次。

11.  根据权利要求8所述的制造方法，其中在所述第二涂层的形成之 后不进行拉线。

12.  根据权利要求8所述的制造方法，所述制造方法还包括在所述第 二涂层的形成之后将所述第二涂层的表面粗糙化。

13.  根据权利要求12所述的制造方法，其中所述第二涂层的表面的 所述粗糙化包括等离子体处理所述第二涂层。

14.  根据权利要求12所述的制造方法，其中所述第二涂层的表面具 有约1nm至约6nm的粗糙度。

半导体器件用接合线及其制造方法
技术领域
本发明的构思涉及半导体器件用接合线及其制造方法，并且更具体涉 及半导体器件用接合线及其制造方法，能够降低对芯片的损害，同时防止 芯材料暴露，并且提高耐酸性和在第二侧面处的接合性。
背景技术
在用于安装半导体器件的封装件中存在多种结构。接合线广泛用于连 接基板和半导体器件或连接多个半导体器件。已经广泛使用金接合线作为 接合线。然而，因为金接合线价格高并且其价格最近迅速上涨，对可以代 替金接合线的接合线的需求增加。
为了代替金接合线，已经完成了许多研究和努力。铜(Cu)接合线被给 予了很高的期望。因为单层Cu接合线的表面容易在空气中氧化，对焊盘 或引线的接合性可能会变差。为了解决该问题，提出了通过用另一种金属 覆盖单层Cu接合线的表面得到的多层Cu接合线。
当在Cu芯材料上形成异种金属并且进行多次拉线以便制造多层Cu 接合线时，异种金属可能消去从而可能使Cu芯材料暴露。当使Cu芯材料 暴露时，可能会出现与单层Cu接合线的问题相同的问题。因此，当将这 种多层Cu接合线应用于半导体器件时，可能会出现缺陷。
此外，需要提高多层Cu接合线与焊盘或引线的接合性。
发明构思详述
技术问题
本发明的构思提供半导体器件用接合线的制造方法，其能够降低对芯 片的损害，同时防止芯材料暴露，并且提高耐酸性和在第二侧面处的接合 性。
本发明的构思还提供半导体器件用接合线，其能够降低对芯片的损 害，同时防止芯材料暴露，并且提高耐酸性和在第二侧面处的接合性。
技术方案
根据本发明的构思的一个方面，提供了一种半导体器件用接合线的制 造方法，所述制造方法包括：在具有第一金属作为主要组分的芯材料上形 成具有第二金属作为主要组分的第一涂层；对在其上形成了所述第一涂层 的所述芯材料进行拉线；以及在所述拉线之后在所述芯材料和所述第一涂 层上形成具有第三金属作为主要组分的第二涂层。
在这里，所述第一金属是Cu、Ag或它们的合金，所述第二金属是 Au、Ag、Pt、Pd或它们的合金，并且所述第三金属是Au、Ag、Pt、Pd 或它们的合金。所述第一金属可以与所述第二金属不同。
在所述第二涂层的形成之后可以进行不多于两次的拉线。在所述第二 涂层的形成之后可以不进行拉线。
所述制造方法还可以包括在所述第二涂层的形成之后将所述第二涂 层的表面粗糙化。此时，所述第二涂层的表面的所述粗糙化可以包括等离 子体处理所述第二涂层。所述第二涂层的表面可以具有约1nm至约6nm 的粗糙度。
根据本发明的构思的另一个方面，提供一种半导体器件用接合线，所 述接合线包括：芯材料，所述芯材料具有作为主要组分的第一金属；第一 涂层，所述第一涂层形成在所述芯材料的表面上，并且具有作为主要组分 的第二金属，所述第二金属的组分和组成与所述第一金属的组分和组成不 同；和第二涂层，所述第二涂层包围所述芯材料和所述第一涂层，并且具 有作为主要组分的第三金属，所述第三金属的组分和组成与所述第二金属 的组分和组成不同。
在这里，所述第一金属是Cu、Ag或它们的合金，所述第二金属是 Au、Ag、Pt、Pd或它们的合金，所述第三金属是Au、Ag、Pt、Pd或它 们的合金，并且所述第二涂层的表面具有约1nm至约6nm的粗糙度。
此时，所述第一涂层和所述第二涂层的组合的厚度可以为约30nm至 约100nm。所述第一涂层的厚度可以为约25nm至约85nm。
所述第一涂层和所述第二涂层的组合的横截面积可以为所述接合线 的横截面积的约0.597％至约1.97％。所述第一涂层和所述第二涂层的组合 的横截面积可以为所述接合线的横截面积的约0.993％至约1.97％。所述第 一涂层和所述第二涂层的组合的横截面积可以为所述接合线的横截面积 的约1.189％至约1.581％。
根据本发明的构思的另一个方面，提供一种半导体器件用接合线，所 述接合线包括：芯材料，所述芯材料具有作为主要组分的第一金属；和涂 层，所述涂层形成在所述芯材料的表面上，并且具有作为主要组分的第二 金属，所述第二金属的组分和组成与所述第一金属的组分和组成不同。所 述涂层的表面具有约1nm至约6nm的粗糙度。
在这里，所述第一金属可以是Cu、Ag或它们的合金，所述第二金属 可以是Au、Ag、Pt、Pd或它们的合金。
有益效果
通过使用根据本发明的构思的接合线及其制造方法，可以降低对芯片 的损害，同时防止芯材料暴露，并且提高耐酸性和在第二侧面处的接合性。
附图描述
图1和2是说明根据本发明的构思的示例性实施方案的接合线的横截 面的概念图；并且
图3是按顺序说明根据本发明的构思的示例性实施方案的接合线的制 造方法的流程图。
最佳方式
现在将参照附图，更完整地描述本发明的构思，在附图中示出了本发 明的构思的示例性实施方案。附图中相同的元件通过相同的附图标记表 示，并且将不提供它们的重复的解释。然而，本发明的构思可以以许多不 同的形式实施，并且不应被解释为限于在本文中给出的示例性实施方案。 相反，提供这些实施方案从而使本公开将是充分且完整的，并且将向本领 域普通技术人员充分传达本发明的构思的范围。
应理解的是，尽管可以在本文中使用术语第一和第二等描述多个元 件，这些元件不应限于这些术语。这些术语仅用于将一个元件与另一元件 区分。例如，可以将第一元件命名为第二元件，并且相似地，可以将第二 元件命名为第一元件，而不背离本发明的构思的范围。
除非另外定义，单数术语可以表示复数术语。可以在本发明的构思的 多个实施方案中使用的术语如“包括”或“可以包括”表示存在所公开的相应 的功能、操作或元件并且不限制一种或多种额外的功能、操作或元件。除 非另外定义，存在用于表示说明书中描述的特征、数量、步骤、操作、元 件和部分或以上的组合的术语如“包括”和“具有”。可以说明的是，可以增 加一种或多种其他特征、数量、步骤、操作、元件和部分或以上的组合。
除非另外定义，在本文中使用的全部术语(包括技术和科学术语)具有 与本发明的构思所属领域普通技术人员通常理解的相同的含义。
图1是说明根据本发明的构思的示例性实施方案的半导体器件用接合 线的横截面的概念图。
参照图1，根据本发明的构思的示例性实施方案的半导体器件用接合 线100可以包括三个层，即具有第一金属作为主要组分的芯材料110，形 成在芯材料110的表面上并且具有第二金属作为主要组分的第一涂层120， 以及包围第一涂层120和芯材料110并且具有第三金属作为主要组分的第 二涂层130。
在这里，“主要组分”意指相应金属的浓度不小于50摩尔％。
第一金属可以是Cu、银(Ag)或以上的合金。第二金属和第三金属可以 独立地为Au、Ag、铂(Pt)、钯(Pd)或以上至少两个的合金。此外，第一金 属具有与第二金属的组分或组成不同的组分或组成。第二金属可以具有与 第三金属的组分和组成相同的组分和组成或者与第三金属的组分和组成 不同的组分和组成。当第二金属具有与第三金属的组分和组成相同的组分 和组成时，可以不确定第一涂层120和第二涂层130之间的界面。在这种 情况下，第一涂层120和第二涂层130被称为涂层140。
第一涂层120可以完全包围芯材料110，或者可以部分存在未包围芯 材料110的部分。图2是说明接合线100a的横截面的概念图，其中部分 存在第一涂层120未包围芯材料110的部分。参照图2，第一涂层120未 覆盖芯材料110的整个外周并且芯材料110部分暴露至第一涂层120的外 部。然而，因为通过第二涂层130覆盖芯材料110的暴露部分，可以防止 芯材料110在空气中氧化并且防止产生氧化物膜。
在芯材料110的表面的任意点处的第一涂层120和第二涂层130的组 合的厚度可以为约30nm至约100nm。当第一涂层120和第二涂层130的 组合的厚度太小时，在其上进行针脚式焊(stitch bonding)的第二侧面处的 接合性可能会变差。此外，当第一涂层120和第二涂层130的组合的厚度 太大时，可能损坏球焊部。在这里，“第二侧面”是指稍后在连接至接合线 的两个端子之间的连接至接合线的侧面，并且通常通过针脚式焊法与接合 线连接。
尤其是，第一涂层120的厚度可以为约25nm至约85nm。当第一涂层 120的厚度不均匀时，最厚部分的厚度可以为约25nm至约85nm。当第一 涂层120的厚度太小时，第一涂层120可能在拉线过程中从芯材料上消去， 并且稍后第二涂层130可能不稳定地形成。此外，当第一涂层120的厚度 太大时，球焊部可能会被损坏。
可以将第二涂层130的表面132粗糙化。当将第二涂层130的表面132 粗糙化时，尤其可以提高第二侧面的接合性。将第二涂层130的表面132 粗糙化的程度，即粗糙度，可以为约1nm至约6nm或约1nm至约4nm。 当粗糙度太小时，提高接合性的效果很弱。相反，当粗糙度太大时，第二 涂层130被损坏，从而可能会使第一涂层120或芯材料110暴露。
如上所述，芯材料110可以是Cu、Ag或以上的合金。可以通过加入 微量的合金元素来提高接合线的特性。例如，芯材料110可以以约0.002 摩尔％至约0.05摩尔％的浓度包含选自由下列各项组成的组的一种或多种 元素：锆(Zr)、铋(Bi)、磷(P)、硼(B)、铱(Ir)、锡(Sn)、钼(Mo)以及稀土元 素。
可以在其中接合线100或100a的芯材料110、第一涂层120和第二涂 层130彼此接触的界面周围形成在其中组分相互扩散从而可以形成浓度梯 度的区域。可以通过拉线或热处理产生具有浓度梯度的扩散层。如上所述， 因为“主要组分”意指相应金属的浓度比率不小于50摩尔％，在扩散层中， 当第一金属的浓度不小于50摩尔％时，认为第一金属属于芯线区，以及当 第二金属的浓度不小于50摩尔％时，认为第二金属属于第一涂层。当第三 金属的浓度不小于50摩尔％时，认为第三金属属于第二涂层。
因此，可以确定接合线100或100a的横截面的任意特定点属于芯材 料110、第一涂层120和第二涂层130的哪个区域。为了确定接合线100 或100a的横截面的任意特定点属于芯材料110、第一涂层120和第二涂层 130的哪个区域，可以通过使用本领域技术人员公知的任意方法分析相应 特定点的组分和浓度。例如，可以在通过在深度方向上溅射而从接合线100 或100a的表面上挖孔(digging)的同时进行分析，或者可以进行在接合线的 横截面中的线分析或点分析。
当第一涂层120和第二涂层130薄时，溅射法是有效的。然而，当第 一涂层120和第二涂层130厚时，测量时间可能会过长。当第一涂层120 和第二涂层130薄时，在接合线的横截面中的线分析或点分析的精确度可 能会变差。然而，当第一涂层120和第二涂层130厚时，可以容易地检查 整个横截面的浓度分布或在多个部分中的再现性。用于分析浓度的装置可 以使用电子探针微分析仪(EPMA)、能量色散X射线光谱法分析(EDS)、俄 歇电子光谱法(AES)和透射电子显微镜(TEM)。尤其是，因为AES具有高 的空间分辨率，AES适用于分析最外表面的薄区域。
可以通过使用上述方法测量第一涂层120和第二涂层130的厚度。此 外，可以通过使用测量的厚度得到第一涂层120和第二涂层130的横截面 积以及接合线的总横截面积。
第一涂层120和第二涂层130的组合的横截面积可以为接合线100或 100a的横截面积的约0.597％至约1.97％。尤其是，第一涂层120和第二 涂层130的组合的横截面积可以为接合线100或100a的横截面积的约 0.993％至约1.97％。备选地，第一涂层120和第二涂层130的组合的横截 面积可以为接合线100或100a的横截面积的约1.189％至约1.581％。
图3是按顺序说明根据本发明的构思的示例性实施方案的接合线的制 造方法的流程图。在下文中，将参照图3描述根据本发明的构思的示例性 实施方案的接合线的制造方法。首先，提供具有第一金属作为主要组分的 芯材料。如上所述，第一金属可以是Cu、Ag或以上的合金。对具有第一 金属作为主要组分的芯材料进行拉线和/或热处理，使得芯材料具有例如约 100μm的直径。
之后，在操作S1中，在具有第一金属作为主要组分的芯材料上形成 具有第二金属作为主要组分的第一涂层。可以通过使用例如镀覆法、沉积 法和熔融法在芯材料上形成第一涂层。镀覆法可以是电镀或无电镀。电镀 尤其可以是触击电镀(strike plating)或薄镀(flash plating)。在电镀中，镀速 高并且对底层的粘附性高。用于无电镀的溶液可以分为置换型和还原型。 当形成薄膜时，置换型镀覆是足够的。然而，当形成厚膜时，可以在置换 型镀覆之后额外进行还原型镀覆。
沉积法可以是物理气相沉积法如溅射法、离子镀法和真空沉积或化学 气相沉积法如等离子体增强化学气相沉积。当使用沉积法时，因为在形成 膜之后不必进行洗涤，未出现由洗涤导致的污染。
在熔融法中，熔融并流延/浇注涂层(第一涂层和/或第二涂层)或芯材料 中的一个。可以通过将熔融的涂层金属流延在前面制造的芯材料周围并且 形成涂层来制造接合线。相反，可以通过将芯材料浇注至预先制造的涂层 的中空外周的中心中来制造接合线。
之后，在操作S2中，对在其上形成了第一涂层120的芯材料进行拉 线。可以经多个阶段进行拉线，使得芯材料具有例如约20μm的直径。可 以根据情况需要在进行拉线的同时进行热处理。可以在约400℃至约600℃ 的温度下进行热处理约0.001秒至约5秒。此外，可以仅进行一次或者可 以进行两次以上热处理。
归因于热处理，可以在芯材料110和第一涂层120之间的界面中出现 相互扩散，从而可以提高粘合性。此外，当在高于芯材料110的重结晶温 度且低于第一涂层120的重结晶温度的温度下进行热处理时，可以改善所 得到的接合线的物理特性。
之后，在芯材料110和第一涂层120上形成第二涂层130。如上所述， 第一涂层120的组分和组成可以与第二涂层130的组分和组成相同或不 同。第二涂层130的厚度可以为约5nm至约25nm。当第二涂层130的厚 度太小时，可能不能完全补偿在进行拉线的同时第一涂层的被消去的部 分。作为结果，在第二侧面处的接合性可能变差并且通过使用接合线形成 的无空气球(free air ball)的球度可能变差，从而可能会产生偏心球。此外， 当第二涂层130的厚度太大时，接合线的加工性能可能变差并且在球焊期 间形成的球的球度可能变差。
因为可以通过对本领域任何技术人员来说公知的方法如镀覆法、沉积 法或熔融法制造第二涂层130，前面详细描述了这些方法，所以将不提供 其描述。
在形成第二涂层130之后，可以进一步进行热处理。可以进行热处理， 使得接合线具有约9％的伸长率。出于此目的，可以在约400℃至约600℃ 的温度下进行热处理约0.001秒至约5秒或约0.05秒至约3秒。
此外，在形成第二涂层130之后，可以根据情况需要进行拉线。然而， 当进行多次拉线时，因为可能消去第二涂层130，可以进行不多于两次的 拉线。在形成第二涂层130之后，可以不进行拉线。
可以对如上所述形成的第二涂层130的表面进行粗糙度处理。粗糙化 的第二涂层130的粗糙度可以为约1nm至约6nm。粗糙化的第二涂层130 的粗糙度可以为约1nm至约4nm。可以通过例如常压等离子体处理进行粗 糙度处理。可以在施加约40W至约60W的功率的同时通过使用Ar气体 或Ar+H2气体混合物进行常压等离子体处理。
对在形成第二涂层130之后进行的热处理和粗糙度处理的顺序没有限 制，并且可以在之前进行任何过程。可以在粗糙度处理前后进行多次热处 理。
发明构思的方式
在下文中，将借助示例性实施方案和比较例详细描述本发明的构思的 构造和效果。然而，示例性实施方案用于使本发明的构思被清楚地理解， 而不是用于限制本发明的构思的范围。
<接合线的制造>
在制备由Cu或Ag形成的并且具有约100μm的直径的芯材料之后， 通过镀覆法在芯材料的表面上形成第一金属并且进行拉线过程从而得到 在其中芯材料具有20μm的直径的接合线。之后，在通过镀覆法在接合线 的表面上形成第二金属之后，进行热处理从而使伸长率为约9％。热处理 条件可以根据示例性实施方案稍微变化。可以在约400℃至约600℃的温 度下进行热处理约0.001秒至约5秒。在进行热处理之后，通过使用常压 等离子体将接合线的表面粗糙化。将常压等离子体的功率控制为约40W至 约60W，以便控制粗糙度。
<涂层厚度的分析>
为了测量接合线的表面上的涂层的厚度，使用在其中通过Ar离子进 行溅射的AES。
<耐酸性>
将接合线浸入至30％的硝酸中五分钟，取出，并且通过去离子水洗涤。 当浸渍前后的质量变化在初始接合线质量的10％以内时，将其确定为高 (●)。当浸渍前后的质量变化为初始接合线质量的约10％至约25％时，将 其确定为一般当浸渍前后的质量变化大于初始接合线质量的25％时， 将其确定为低(○)。
<接合线应用测试>
通过使用所制造的接合线、通过K&S Maxum Ultra装置、通过超声热 压缩法进行球焊/针脚式接合粘接。
在成形气体(N₂+5％H₂)气氛中通过电弧放电在接合线的末端处形成 球，从而使接合线首先粘接至硅基板上的1μm的铝(Al)焊盘，并且使接合 线延伸并与由2μm的Ag或Pd镀覆的220℃的引线框楔形接合。
对粘接的接合线进行在第二侧面处的接合性的测试和芯片弹坑测试 (chip cratermg test)。
芯片弹坑
如上所述，在通过碱溶液将Al焊盘熔融并且从粘接的接合线移除Al 焊盘之后，观察到在存在Al焊盘的位置上的硅基板是否损坏。当硅基板 未损坏时，将其确定为高(●)。当硅基板损坏时，将其确定为低(○)。
在第二侧面处的接合性
通过使用Dage 4000装置对针脚式接合进行张拉测试。在15个位置 上下左右进行在第二侧面处的接合性的测试，并且基于得到的值得到差错 率(error rate)和Cpk值。
在各个示例性实施方案中，在表1中示出了芯材料、第一涂层和第二 涂层的金属组分、测量的表面粗糙度、各个涂层的厚度和根据各个涂层的 厚度的面积比率。
[表1]


此外，在各个比较例中，在表2中示出了芯材料、第一涂层和第二涂 层的金属组分、测量的表面粗糙度、各个涂层的厚度和根据各个涂层的厚 度的面积比率。
[表2]

在各个示例性实施方案和比较例中，测量芯片弹坑、耐酸性、在第二 侧面处的接合性和差错率并且总结在表3和4中。
[表3]


[表4]


参照以上示例性实施方案和比较例，当接合线的表面的粗糙度为约 1nm至约6nm时，表示芯片弹坑、耐酸性和在第二侧面处的接合性高。尤 其是，当第一涂层和第二涂层的组合的横截面积为接合线的横截面积的约 0.597％至约1.97％时，第二侧面的接合性更高。
尽管已经参照其示例性实施方案具体示出并且描述了本发明的构思， 应理解的是，可以在其中做出各种形式和细节上的变化而不背离以下权利 要求的精神和范围。
工业实用性
本发明的构思可以用于半导体行业。