可配置高速缓冲存储器及其配置方法 【技术领域】
本发明大体上是针对于可配置高速缓冲存储器及其配置方法。背景技术
技术的进步已产生较小且较强大的计算装置。举例来说， 当前存在多种便携式个 人计算装置， 包括无线计算装置， 例如便携式无线电话、 个人数字助理 (PDA) 及寻呼装置， 其体积小、 重量轻且便于用户携带。更具体地说， 便携式无线电话 ( 例如， 蜂窝式电话及因 特网协议 (IP) 电话 ) 可经由无线网络传送话音及数据包。另外， 许多此些无线电话包括并 入于其中的其它类型的装置。举例来说， 无线电话还可包括数字静态相机、 数字视频相机、 数字记录器及音频文件播放器。 并且， 此些无线电话可处理可执行指令， 包括可用以接入因 特网的软件应用程序 ( 例如， 网络浏览器应用程序 )。因而， 这些无线电话可包括显著的计 算能力。数字信号处理器 (DSP)、 图像处理器及其它处理装置常常用于便携式个人计算装 置中， 且结合一个或一个以上高速缓冲存储器来操作。高速缓冲存储器通常为存在于存储 器层级中的某处的数据的复本。在一些情况下， 高速缓冲存储器可仅具有系统中的数据的 “最新” 复本。高速缓冲存储器的一个典型组件为数据存储器。将此数据存储器划分为若干 个高速缓存线， 其中每一高速缓存线为系统存储器的唯一 ( 及连续 ) 部分的复本。高速缓 冲存储器的另一典型组件为用以使系统存储器地址与特定高速缓存线相关联的分路。 常将 这种用以使系统存储器地址与特定高速缓存线相关联的分路称为标签。 高速缓冲存储器的 另一典型组件为用以指示高速缓存线是否有效、 经修改、 被占有等的状态。
发明内容
可通过修改高速缓存线大小而不改变高速缓冲存储器的标签的数目来重新设计 可配置高速缓冲存储器的大小。 不同高速缓冲存储器大小之间的映射可通过使用于高速缓 冲存储器查找的存储器地址内的索引的位置移位来执行。举例来说， 一对多路复用器可在 查找操作期间基于高速缓冲存储器的大小来选择地址位以使索引的位置移位。
在特定实施例中， 揭示一种设备， 其包括具有标签状态阵列的高速缓冲存储器。 所 述标签状态阵列包括可通过设定索引寻址的标签区域。 所述标签状态阵列还包括可通过状 态地址寻址的状态区域， 其中所述设定索引及所述状态地址包括至少一个共用位。
在另一实施例中， 揭示一种方法， 其包括在高速缓冲存储器的标签状态阵列处接 收地址， 其中所述高速缓冲存储器可配置而具有第一大小及大于所述第一大小的第二大小 中的一者。 所述方法还包括 ： 识别所述地址的第一部分作为设定索引、 使用所述设定索引来 定位所述标签阵列的至少一个标签字段 ； 以及识别所述地址的第二部分以与存储在所述至 少一个标签字段中的值进行比较。所述方法进一步包括 ： 定位所述标签状态阵列的至少一 个状态字段， 所述至少一个状态字段与和所述第二部分匹配的特定标签字段相关联 ； 以及 基于所述地址的第三部分与所述至少一个状态字段的至少两个状态位的比较来识别高速缓存线。所述方法还包括检索所述高速缓存线， 其中基于所述高速缓冲存储器经配置而具 有所述第一大小还是所述第二大小来选择所述地址的所述第一部分的第一位置及所述地 址的所述第二部分的第二位置， 且其中所述地址的所述第一部分在所述高速缓冲存储器具 有所述第一大小时与在所述高速缓冲存储器具有所述第二大小时具有相同数目个位。
在另一实施例中， 揭示一种方法， 其包括改变高速缓冲存储器的大小。 所述方法还 包括响应于改变所述高速缓冲存储器的所述大小而使待从所述高速缓冲存储器检索的数 据的地址的设定索引部分的位置移位， 其中当使所述位置移位时， 所述设定索引部分的位 长度并不改变。
在另一实施例中， 揭示一种计算机可读媒体。所述计算机可读媒体以有形方式包 含计算机可执行指令， 所述指令可执行以致使计算机通过以下行为将高速缓冲存储器从具 有第一数据区域大小的第一配置改变为具有第二数据区域大小的第二配置 ： 增加与所述高 速缓冲存储器的数据阵列的每一条目相关联的数据的量且维持所述数据阵列的可经由设 定索引寻址的第一数目个条目 ； 以及维持所述数据阵列的与所述设定索引的每一值相关联 的第二数目个条目。 所述计算机可执行指令进一步可执行以致使所述计算机使给标签状态 阵列编索引的存储器地址的位的范围移位， 所述标签状态阵列与所述数据阵列相关联， 其 中基于将所述高速缓冲存储器从所述第一配置改变为所述第二配置来使给所述标签状态 阵列编索引的位的所述范围移位。 所揭示的实施例所提供的一个特定优点是 ： 提供标签与高速缓存线之间的可配置 映射， 以支持标签对多个数据 RAM 配置的较大利用， 使得当数据 RAM 配置为 100％高速缓冲 存储器、 50％高速缓冲存储器或 25％高速缓冲存储器时， 高速缓存线的大小减小等值的量。
所揭示的实施例所提供的另一优点是 ： 当可用于高速缓存的数据 RAM 减小时， 以 成本及时序有效的方式使可用标签的数目大体上最大化， 这在传统数据局部性假设可能不 成立的低功率多线程处理器环境中具有特定重要性。 具有较多标签的高速缓冲存储器为较 高性能的高速缓冲存储器， 因为减少了地址空间冲突。
在审阅包括以下部分的整个申请案之后， 本发明的其它方面、 优点及特征将变得 明显 ： 附图说明、 具体实施方式及权利要求书。
附图说明 图 1 为可配置高速缓冲存储器系统的特定说明性实施例的框图， 所述可配置高速 缓冲存储器系统具有标签状态阵列、 多个分路及耦合到所述标签状态阵列的高速缓存数据 区域 ；
图 2 为可配置高速缓冲存储器系统的另一特定说明性实施例的框图， 所述可配置 高速缓冲存储器系统具有标签状态阵列、 多个分路及耦合到所述标签状态阵列的高速缓存 数据区域 ；
图 3 为用于高速缓冲存储器查找的存储器地址寄存器以及移位设定索引的特定 说明性实施例的框图 ；
图 4 为用于高速缓冲存储器查找的存储器地址寄存器及用以产生设定索引的选 择电路及索引电路的特定说明性实施例的框图 ；
图 5 为用以配置可配置高速缓冲存储器的方法的第一说明性实施例的流程图 ；
图 6 为用以配置可配置高速缓冲存储器的方法的第二说明性实施例的流程图 ； 图 7 为用以配置可配置高速缓冲存储器的方法的第三说明性实施例的流程图 ； 图 8 为包括可配置高速缓冲存储器模块的便携式通信装置的特定实施例的框图 ；以及
图 9 为用以制造包括可配置高速缓冲存储器装置的电子装置的制造过程的特定 说明性实施例的数据流程图。具体实施方式
参看图 1， 说明可配置高速缓冲存储器系统 100 的特定说明性实施例， 其具有标签 状态阵列 108、 多个分路 120 及耦合到所述标签状态阵列 108 的高速缓存数据区域 110。可 配置高速缓冲存储器系统 100 包括可配置高速缓冲存储器 106 及地址 102。所述可配置高 速缓冲存储器 106 包括耦合到高速缓存数据区域 110 的标签状态阵列 108。高速缓存数据 区域 110 包括一个或一个以上高速缓存线 112。如图 1 中所示， 高速缓存数据区域 110 可配 置以具有对应于第一高速缓冲存储器配置的第一高速缓冲存储器大小或具有对应于第二 高速缓冲存储器配置的第二高速缓冲存储器大小， 其中所述第二高速缓冲存储器大小大于 所述第一高速缓冲存储器大小。高速缓存数据区域 110 包括与设定索引 ( 例如， 设定索引 1 122 或设定索引 2 124) 的每一值相关联的多个分路 120。所述多个分路 120 使高速缓存 数据区域 110 能够存储用于每一设定索引值的多个数据值。如图 1 中所示， 高速缓存数据 区域 110 在第一高速缓冲存储器配置中及在第二高速缓冲存储器配置中具有相同数目个 分路 120。
标签状态阵列 108 包括可通过设定索引寻址的标签区域 116， 例如展示为与地址 102 相关联的设定索引 1 122 或设定索引 2 124。标签状态阵列 108 还包括可通过状态地 址 126 寻址的状态区域 118。高速缓存线 112 中的每一者与标签地址 128 相关联。如图 1 中所示， 设定索引 2 124 及状态地址 126 包括至少一个共用位 104， 例如共用地址位。设定 索引 1 122 及状态地址 126 包括至少两个共用位 104， 例如两个共用地址位。在特定实施 例中， 设定索引 122、 124 与状态地址 126 之间的共用位 104( 例如， 共用地址位 ) 的数目视 可配置高速缓冲存储器 106 的大小而变化。在特定实施例中， 状态地址 126 及设定索引 1 122 在第一配置中包括两个共用位 104， 且状态地址 126 及设定索引 2 124 在第二配置中包 括一个共用位 104。标签状态阵列 108 还包括一个或一个以上集合 114。在特定实施例中， 标签状态阵列 108 在第一高速缓冲存储器配置中及在第二高速缓冲存储器配置中具有相 同大小的集合 114。
如图 1 中所示， 高速缓存线 112 中的每一者包括一个或一个以上区段或扇区 112a、 112b。当高速缓存数据区域 110 具有第一高速缓冲存储器大小时， 高速缓存线 112 中的每 一者包括一个区段或扇区 112a。当高速缓存数据区域 110 具有第二高速缓冲存储器大小 时， 高速缓存线 112 中的每一者包括两个区段或扇区 112a、 112b。在特定实施例中， 高速缓 存数据区域 110 在第一高速缓冲存储器配置中及在第二高速缓冲存储器配置中可具有相 同的高速缓存线区段大小。在替代实施例中， 高速缓存数据区域 110 具有预定数目个可通 过设定索引 122、 124 寻址的行。高速缓存数据区域 110 可经配置以在第一配置中存储与每 一行相关联的至少第一数目个高速缓存线 112， 且在第二配置中存储与每一行相关联的第二数目个高速缓存线 112， 其中高速缓存线 112 的所述第二数目大于高速缓存线 112 的所述 第一数目。
高速缓存线大小、 数据存储器大小及标签数目之间可存在一关系。此关系可通过 如下公式表达 ：
从此公式可看到， 在增加高速缓存线大小的同时保持数据存储器大小恒定可减少标签数目。 减少标签数目可需要较少物理存储装置， 然而， 减 少标签数目意味着高速缓冲存储器中可含有较少的唯一存储器位置 ( 或范围 )。作为极端 实例， 考虑仅具有单个标签的 32 字节高速缓冲存储器。所有 32 个字节将为系统存储器的 连续部分的复本。相反， 如果高速缓冲存储器具有 8 个标签， 那么高速缓冲存储器中可含有 8 个无关的 4 字节区。通过扩展， 还可将单个 32 字节连续区存储在此高速缓冲存储器中。
在一些情况下， 高速缓冲存储器的数据存储器部分可并非恒定的， 而是如在图 1 的可配置高速缓冲存储器系统 100 中， 可为可配置的， 其中可为高速缓冲存储器保留一部 分， 且可为紧密耦合存储器 (TCM) 保留另一部分。在一种布置中， 高速缓冲存储器可具有固 定的高速缓存线大小及标签与高速缓存线之间的固定映射。然而， 如果减小此高速缓冲存 储器的大小， 那么高速缓存线的数目及标签的数目减少此量。举例来说， 在将数据随机存取存储器 (RAM) 组织为 4 个组的 L2 高速缓冲存储器中 ( 其中每一组具有其自有的标签集 合 )， 如果将数据 RAM 配置为 50％高速缓冲存储器及 50％ TCM， 那么 TCM 中的标签不再可用 于高速缓冲存储器。
通过调整高速缓存线的大小连同数据存储器的大小， 图 1 的可配置高速缓冲存储 器系统 100 使标签的数目能够保持大体上相同。因此， 提供标签与高速缓存线之间的可配 置映射以支持标签对多个数据 RAM 配置的较大利用， 使得当数据 RAM 配置为 100％高速缓 冲存储器、 50％高速缓冲存储器或 25％高速缓冲存储器时， 高速缓存线的大小减小等值的 量。另外， 当可用于高速缓存的数据 RAM 减小时， 以成本及时序有效的方式使可用标签的数 目大体上最大化。 这在传统数据局部性假设可能不成立的低功率多线程处理器环境中可具 有特定重要性。具有较多标签的高速缓冲存储器可为较高性能的高速缓冲存储器， 因为减 少了地址空间冲突。
参看图 2， 说明可配置高速缓冲存储器系统 200 的特定说明性实施例， 其具有标签 状态阵列 208、 多个分路 220 及耦合到所述标签状态阵列 208 的数据区域 210。可配置高速 缓冲存储器系统 200 包括可配置高速缓冲存储器 206、 用以存储存储器地址的存储器地址 寄存器 202、 索引电路 224、 比较电路 226、 验证电路 228 及选择电路 230。可配置高速缓冲 存储器 206 包括耦合到数据区域 210 的标签状态阵列 208。数据区域 210 包括一个或一个 以上高速缓存线 212。 如图 2 中所示， 数据区域 210 可配置以具有对应于第一高速缓冲存储 器配置的第一高速缓冲存储器大小， 或具有对应于第二高速缓冲存储器配置的第二高速缓 冲存储器大小， 其中所述第二高速缓冲存储器大小大于所述第一高速缓冲存储器大小， 或 具有对应于第三高速缓冲存储器配置的第三高速缓冲存储器大小， 其中所述第三高速缓冲 存储器大小大于所述第二高速缓冲存储器大小。数据区域 210 包括与设定索引的每一值相 关联的多个分路 220。所述多个分路 220 使数据区域 210 能够存储对应于每一设定索引值 的多个数据值。如图 2 中所示， 数据区域 210 在第一高速缓冲存储器配置及在第二高速缓冲存储器配置中以及在第三高速缓冲存储器配置中具有相同数目个分路 220。
标签状态阵列 208 包括可通过设定索引寻址的标签区域 216。标签状态阵列 208 还包括可通过状态地址寻址的状态区域 218。高速缓存线 212 中的每一者可通过标签地址 来寻址。标签状态阵列 208 还包括一个或一个以上集合 214。在特定实施例中， 标签状态阵 列 208 在第一高速缓冲存储器配置中及在第二高速缓冲存储器配置中以及在第三高速缓 冲存储器配置中可具有相同大小的集合 214。
在特定实施例中， 数据区域 210 具有预定数目个集合以存储可经由设定索引及标 签状态阵列 208 存取的数据。在第一高速缓冲存储器配置中， 数据区域 210 的预定数目个 集合中的每一者可经配置以存储第一量的数据。在第二高速缓冲存储器配置中， 数据区域 210 的预定数目个集合中的每一者可经配置以存储第二量的数据。
在特定实施例中， 索引电路 224 耦合到存储器地址寄存器 202 以使用设定索引来 识别标签状态阵列 208 的多个标签条目。 举例来说， 索引电路 224 可存取标签状态阵列 208， 且定位并识别从存储器地址寄存器 202 接收到的对应于所述设定索引的多个标签条目。如 图 2 中所示， 索引电路还可通过二位连接而耦合到选择电路。
在特定实施例中， 比较电路 226 耦合到存储器地址寄存器 202 以将经识别的多个 标签条目的标签值与存储器地址的标签部分进行比较。举例来说， 比较电路 226 可存取标 签状态阵列 208， 且将通过索引电路 224 识别的多个标签条目的标签值与从存储器地址寄 存器 202 接收到的存储器地址的相应标签部分进行比较。 在特定实施例中， 验证电路 228 耦合到存储器地址寄存器 202 以解码状态地址， 且 将经解码的状态地址与数据区域 210 的预定数目个集合的经识别集合的验证位 222 进行比 较。验证电路 228 可存取标签状态阵列 208， 且将验证位 222 与从存储器地址寄存器 202 接 收到的存储器地址的经解码状态地址部分进行比较。如图 2 中所示， 验证电路 228 可通过 二位连接而耦合到存储器地址寄存器 202。如图 2 中所示， 验证位 222 可包括 4 个状态位。
如下文将结合图 4 更详细地描述， 在特定实施例中， 选择电路 230 耦合到存储器地 址寄存器 202， 且耦合到索引电路 224 以选择性地在第一高速缓冲存储器配置中包括设定 索引中的存储器地址的特定位， 且在第二高速缓冲存储器配置中不包括设定索引中的特定 位。如图 2 中所示， 选择电路 230 可通过二位连接而耦合到索引电路 224。在特定实施例 中， 选择电路 230 包括多路复用器 ( 例如， 图 4 中所展示的多路复用器 406)， 其具有经耦合 而接收至少一个共用位的输入 ( 如图 4 中的 424 处所示 )， 且具有耦合到标签区域 216 的输 出 ( 如图 4 中的 416 处所示 )。所述多路复用器可经配置以选择性地将所述至少一个共用 位作为可选输入提供到设定索引， 例如图 4 中所示的设定索引 408。
参看图 3， 在 300 处展示用于高速缓冲存储器查找的存储器地址寄存器 302 及移 位设定索引 306、 312、 320 的特定说明性实施例。移位设定索引 306、 312 及 320 使得能够针 对三个不同高速缓冲存储器大小配置使用相同数目个集合来寻址到高速缓冲存储器中。 在 特定实施例中， 用于高速缓冲存储器查找的存储器地址寄存器 302 为图 1 的地址 102 或图 2 的存储器地址寄存器 202。
设定索引 306 以从位 13 到位 5 的 9 个位为范围， 与地址的状态部分 324 共享两个 共用位 308( 位 5 及位 6)， 其中状态部分 324 以从位 6 到位 5 的两个位为范围。地址的标签 部分 304 以从位 31 到位 14 为范围。
如由箭头 314 指示， 1 位位移的移位使设定索引 312 与地址的状态部分 324 共享一 个共用位 316( 位 6)， 所述设定索引 312 以从位 14 到位 6 的 9 个位为范围。在此情况下， 地 址的状态部分 324 的位 5 可用以标记两个高速缓存线区段或扇区， 使得具有设定索引 312 的高速缓冲存储器可为具有设定索引 306 的高速缓冲存储器两倍大。地址的标签部分 310 以从位 31 到位 15 为范围， 添加的最低有效位零可级联到位 31:15。
如由箭头 322 指示， 另一 1 位位移的移位使设定索引 320 与地址的状态部分 324 不共享共用位， 所述设定索引 320 以从位 15 到位 7 的 9 个位为范围。在此情况下， 地址的 状态部分 324 的位 5 及位 6 两者可用以标记四个高速缓存线区段或扇区， 使得具有设定索 引 320 的高速缓冲存储器可为具有设定索引 312 的高速缓冲存储器两倍大。地址的标签部 分 318 以从位 31 到位 16 为范围， 其中两个最低有效位零可级联到位 31:16。
总的高速缓冲存储器大小可由集合的数目乘以分路的数目乘以高速缓存线的大 小乘以区段或扇区的数目的乘积给出。由 9 位设定索引来索引的集合的数目为 29 ＝ 512。 对于具有 32 个位的高速缓存线大小的 4 分路高速缓冲存储器来说， 对于具有设定索引 306 的高速缓冲存储器， 总的高速缓冲存储器大小为 512 乘以 4 乘以 32 或约 64 千位 (kbit)， 其中高速缓冲存储器针对每一高速缓存线仅具有一个区段或扇区。针对具有设定索引 312 的高速缓冲存储器 ( 其中高速缓冲存储器针对每一高速缓存线具有两个区段或扇区 )， 总 的高速缓冲存储器大小为约 128kbit。针对具有设定索引 320 的高速缓冲存储器 ( 其中高 速缓冲存储器针对每一高速缓存线具有四个区段或扇区 )， 总的高速缓冲存储器大小为约 256kbit。 参看图 4， 在 400 处展示用于高速缓冲存储器查找的存储器地址寄存器 402 及用以 产生设定索引 408 的选择电路 426 及索引电路 428 的特定说明性实施例。系统 400 可用以 确定图 3 的寄存器系统 300 的移位设定索引 306、 312、 320。系统 400 可实施于图 1 的可配 置高速缓冲存储器系统 100 或图 2 的可配置高速缓冲存储器系统 200 中。
用于高速缓冲存储器查找的存储器地址寄存器 402 经配置以存储从最低有效位 (LSB)( 位 0) 标记到最高有效位 (MSB)( 位 31) 的 32 位值。多路复用器 404 从用于高速缓 冲存储器查找的存储器地址寄存器 402 接收位 15 作为一个输入 ( 如 418 处所指示 )， 且接 收位 6 作为另一输入 ( 如 422 处所指示 )。如 412 处所指示， 多路复用器 404 将位 15 或位 6 输出到设定索引 408。通过沿二位线 410 的高速缓冲存储器大小 430 控制来控制多路复 用器 404 的输出。多路复用器 406 接收位 14 作为一个输入 ( 如 420 处所指示 )， 且接收位 5 作为另一输入 ( 如 424 处所指示 )。如 416 处所指示， 多路复用器 406 将位 14 或位 5 输 出到设定索引 408。通过沿二位线 410 的高速缓冲存储器大小 430 控制来控制多路复用器 406 的输出。设定索引 408 沿 7 位线 414 从用于高速缓冲存储器查找的存储器地址寄存器 402 接收以从位 13 到位 7 为范围的位。
当多路复用器 404 输出位 6 且多路复用器 406 输出位 5 时， 那么设定索引 408 对 应于图 3 的设定索引 306。当多路复用器 404 输出位 6 且多路复用器 406 输出位 14 时， 那 么设定索引 408 对应于图 3 的设定索引 312， 其中具有设定索引 312 的高速缓冲存储器可为 具有设定索引 306 的高速缓冲存储器的大小的两倍。当多路复用器 404 输出位 15 且多路 复用器 406 输出位 14 时， 那么设定索引 408 对应于图 3 的设定索引 320， 其中具有设定索 引 320 的高速缓冲存储器可为具有设定索引 312 的高速缓冲存储器的大小的两倍， 且可为
具有设定索引 306 的高速缓冲存储器的大小的四倍。
参看图 5， 在 500 处展示用以配置可配置高速缓冲存储器的方法的第一说明性实 施例的流程图。方法 500 包括在 502 处在高速缓冲存储器的标签状态阵列处接收地址， 其 中所述高速缓冲存储器可配置以具有第一大小及大于所述第一大小的第二大小中的一者。 举例来说， 如图 1 中所示， 可在可配置高速缓冲存储器 106 的标签状态阵列 108 处接收地址 102， 其中可配置高速缓冲存储器 106 的高速缓存数据区域 110 可配置以具有第一大小及大 于所述第一大小的第二大小中的一者。方法 500 还包括在 504 处识别地址的第一部分作为 设定索引。 举例来说， 如图 1 中所示， 可将地址 102 的第一部分识别为设定索引 1 122， 或可 将地址 102 的第一部分识别为设定索引 2 124。类似地， 如图 3 中所示， 可将用于高速缓冲 存储器查找的存储器地址寄存器 302 中的地址的第一部分识别为设定索引 306， 或识别为 设定索引 312， 或识别为设定索引 320。
方法 500 进一步包括在 506 处使用设定索引来定位标签状态阵列的至少一个标签 字段。举例来说， 可使用设定索引 1 122 或设定索引 2 124 来定位图 1 中所展示的标签状 态阵列 108 的至少一个标签区域 116。方法 500 还包括在 508 处识别地址的第二部分以与 存储在所述至少一个标签字段处的值进行比较。举例来说， 可将地址 102 的第二部分识别 为标签 128， 可将所述标签 128 与存储在图 1 的至少一个标签区域 116 处的值进行比较。方 法 500 进一步包括在 510 处定位标签状态阵列的至少一个状态字段， 所述至少一个状态字 段与和所述第二部分匹配的特定标签字段相关联。举例来说， 可定位标签状态阵列 108 的 至少一个状态区域 118， 所述至少一个状态区域 118 可与和图 1 的标签 128 匹配的特定标签 区域 116 相关联。
方法 500 还包括在 512 处基于地址的第三部分与至少一个状态字段的至少两个状 态位的比较来识别高速缓存线。 举例来说， 可基于地址 102 的状态地址 126 部分与图 1 的标 签状态阵列 108 的至少一个状态区域 118 的至少两个状态位的比较来识别高速缓存线 112 中的一者。方法 500 进一步包括在 514 处检索所述高速缓存线， 其中基于高速缓冲存储器 经配置而具有第一大小还是第二大小来选择地址的第一部分的第一位置及地址的第二部 分的第二位置， 且其中地址的第一部分在高速缓冲存储器具有第一大小时与在高速缓冲存 储器具有第二大小时具有相同数目个位。举例来说， 可检索高速缓存线 112 中的经识别者， 其中可基于高速缓存数据区域 110 经配置而具有第一大小还是第二大小来选择地址 102 的 设定索引部分 ( 设定索引 1 122 或设定索引 2 124) 的第一位置及地址 102 的标签 128 部 分的第二位置， 且其中地址 102 的设定索引部分 ( 设定索引 1 122 或设定索引 2 124) 在高 速缓存数据区域 110 具有第一大小时与在高速缓存数据区域 110 具有第二大小时具有相同 数目个位。
在特定实施例中， 高速缓冲存储器进一步可配置以具有大于第二大小的第三大 小。举例来说， 如图 2 中所示， 可配置的高速缓冲存储器 206 的数据区域 210 可进一步可配 置以具有大于第二大小的第三大小。在特定实施例中， 当高速缓冲存储器经配置而具有第 一大小时， 地址的第一部分与地址的第三部分的两个位重叠， 其中当高速缓冲存储器经配 置而具有第二大小时， 地址的第一部分与地址的第三部分的单个位重叠， 且其中当高速缓 冲存储器经配置而具有第三大小时， 地址的第一部分不与地址的第三部分的任何位重叠。 举例来说， 如上文所描述， 当高速缓冲存储器经配置而具有第一大小 (64kbit) 时， 图 3 的设定索引 306 与状态地址 324 的两个位 308 重叠， 其中当高速缓冲存储器经配置而具有第二 大小 (128kbit) 时， 设定索引 312 与状态地址 324 的单个位 316 重叠， 且其中当高速缓冲存 储器经配置而具有第三大小 (256kbit) 时， 设定索引 320 不与状态地址 324 的任何位重叠。
参看图 6， 在 600 处展示用以配置可配置高速缓冲存储器的方法的第二说明性实 施例的流程图。方法 600 包括在 602 处改变高速缓冲存储器的大小。举例来说， 图 1 的可 配置高速缓冲存储器 106 的高速缓存数据区域 110 可从第一大小改变为第二大小， 或从第 二大小改变为第一大小。类似地， 图 2 的可配置高速缓冲存储器 206 的数据区域 210 可从 第一大小改变为第二大小， 或从第二大小改变为第三大小， 或从第一大小改变为第三大小， 或从第二大小改变为第一大小， 或从第三大小改变为第二大小， 或从第三大小改变为第一 大小。
方法 600 还包括在 604 处响应于改变高速缓冲存储器的大小而使待从高速缓冲 存储器检索的数据的地址的设定索引部分的位置移位， 其中当使所述位置移位时设定索引 部分的位长度不改变。举例来说， 图 3 的设定索引 306 可响应于高速缓冲存储器的大小从 64kbit 改变为 128kbit 而如箭头 314 所示移位到设定索引 312 的位置， 其中设定索引 306 及设定索引 312 均具有 9 个位的位长度。类似地， 图 3 的设定索引 312 可响应于高速缓冲 存储器的大小从 128kbit 改变为 256kbit 而如箭头 322 所示移位到设定索引 320 的位置， 其中设定索引 312 及设定索引 320 均具有 9 个位的位长度。
在特定实施例中， 当高速缓冲存储器经配置而具有第一大小时或当高速缓冲存储 器经配置而具有大于第一大小的第二大小时， 地址的设定索引部分与地址的状态地址部分 的至少一个位重叠。举例来说， 当高速缓冲存储器经配置而具有约 64kbit 的第一大小时， 图 3 的设定索引 306 与状态地址 324 的至少一个位 308 重叠， 且当高速缓冲存储器经配置 而具有约 128kbit 的第二大小时， 设定索引 312 与状态地址 324 的至少一个位 316 重叠。
在特定实施例中， 高速缓冲存储器进一步可配置以具有大于第二大小的第三大 小。举例来说， 如图 2 中所示， 可配置高速缓冲存储器 206 的数据区域 210 可进一步可配置 以具有大于第二大小的第三大小。在特定实施例中， 当高速缓冲存储器经配置而具有第一 大小时， 地址的设定索引部分与地址的状态地址部分的两个位重叠， 其中当高速缓冲存储 器经配置而具有第二大小时， 地址的设定索引部分与地址的状态地址部分的单个位重叠， 且其中当高速缓冲存储器经配置而具有第三大小时， 地址的设定索引部分不与地址的状态 地址部分的任何位重叠。 举例来说， 如上文所描述， 当高速缓冲存储器经配置而具有第一大 小 (64kbit) 时， 图 3 的设定索引 306 与状态地址 324 的两个位 308 重叠， 其中当高速缓冲 存储器经配置而具有第二大小 (128kbit) 时， 设定索引 312 与状态地址 324 的单个位 316 重叠， 且其中当高速缓冲存储器经配置而具有第三大小 (256kbit) 时， 设定索引 320 不与状 态地址 324 的任何位重叠。
参看图 7， 在 700 处展示用以配置可配置高速缓冲存储器的方法的第三说明性实 施例的流程图。方法 700 包括在 702 处通过以下行为来将高速缓冲存储器从具有第一数据 区域大小的第一配置改变为具有第二数据区域大小的第二配置 ： 增加与高速缓冲存储器的 数据阵列的每一条目相关联的数据的量且维持所述数据阵列的可经由设定索引寻址的条 目的第一数目 ； 以及维持所述数据阵列的与设定索引的每一值相关联的条目的第二数目。 举例来说， 图 1 的可配置高速缓冲存储器 106 可通过将高速缓存线扇区或区段 112b 添加到高速缓存线 112 中的每一者的高速缓存线扇区或区段 112a 来使高速缓存数据区域 110 从 第一大小改变为第二大小。
方法 700 还包括在 704 处使给标签状态阵列编索引的存储器地址的位的范围移 位， 所述标签状态阵列与所述数据阵列相关联， 其中基于将高速缓冲存储器从第一配置改 变为第二配置来使给所述标签状态阵列编索引的位范围移位。举例来说， 图 3 的设定索引 306 可响应于将高速缓冲存储器的大小从 64kbit 改变为 128kbit 而如箭头 314 所示移位到 设定索引 312 的位置， 其中设定索引 306 及设定索引 312 均给与数据阵列相关联的标签状 态阵列编索引， 例如图 1 的与高速缓存数据区域 110 相关联的标签状态阵列 108。
在特定实施例中， 方法 700 进一步包括设定对一对多路复用器的控制输入， 所述 多路复用器各自接收来自给标签状态阵列编索引的位范围的至少一个输入， 且各自将一可 选位输出到设定索引。举例来说， 图 4 的多路复用器 404 及多路复用器 406 可使其相应的 控制输入通过沿二位线 410 的高速缓冲存储器大小 430 控制来设定。如上文所描述， 多路 复用器 404 及多路复用器 406 可各自接收来自给标签状态阵列 ( 例如， 图 1 的标签状态阵 列 108 或图 2 的标签状态阵列 208) 编索引的位范围的至少一个输入， 且可各自将一可选位 输出到设定索引 408。 在特定实施例中， 方法 700 进一步包括通过以下行为将高速缓冲存储器从具有第 二数据区域大小的第二配置改变为具有第三数据区域大小的第三配置 ： 增加与高速缓冲存 储器的数据阵列的每一条目相关联的数据的量且维持所述数据阵列的可经由设定索引寻 址的条目的第一数目 ； 以及维持所述数据阵列的与设定索引的每一值相关联的条目的第二 数目。举例来说， 图 2 的可配置高速缓冲存储器 206 可通过将额外高速缓存线扇区或区段 添加到高速缓存线 212 中的每一者的现有高速缓存线扇区或区段来使数据区域 210 从第二 大小改变为第三大小。方法 700 可进一步包括使给标签状态阵列编索引的存储器地址的位 的范围移位， 所述标签状态阵列与数据阵列相关联， 其中响应于将高速缓冲存储器从第二 配置改变为第三配置来使给标签状态阵列编索引的位的范围移位。举例来说， 图 3 的设定 索引 312 可响应于将高速缓冲存储器的大小从 128kbit 改变为 256kbit 而如箭头 322 所示 移位到设定索引 320 的位置， 其中设定索引 312 及设定索引 320 均给与数据阵列相关联的 标签状态阵列编索引， 例如图 2 的与数据区域 210 相关联的标签状态阵列 208。
根据图 5 到图 7 的方法或根据本文中所描述的其它实施例而操作的可配置高速 缓冲存储器可并入多种电子装置中， 例如移动电话、 机顶盒装置、 计算机、 个人数字助理 (PDA)、 音乐播放器、 视频播放器、 存储或检索数据或计算机指令的任何其它装置， 或其任何 组合。
图 8 为包括可配置高速缓冲存储器模块 864 的系统 800 的特定实施例的框图。系 统 800 可实施于便携式电子装置中且包括耦合到存储器 832 的信号处理器 810， 例如数字信 号处理器 (DSP)。系统 800 包括可配置高速缓冲存储器模块 864。在说明性实例中， 可配置 高速缓冲存储器模块 864 包括图 1 到图 4 的系统中的任一者、 根据图 5 到图 7 的实施例中的 任一者而操作， 或其任何组合。可配置高速缓冲存储器模块 864 可在信号处理器 810 中或 可为单独的装置或电路 ( 未图示 )。在特定实施例中， 图 1 的可配置高速缓冲存储器 106 可 由数字信号处理器存取。举例来说， 如图 8 中所示， 可配置高速缓冲存储器模块 864 可由数 字信号处理器 (DSP)810 存取， 且数字信号处理器 810 经配置以存取存储在可配置高速缓冲
存储器模块 864 处的数据或程序指令。图 1 的至少一个共用位 104 可对应于例如地址 102 等存储器地址的预定位， 所述存储器地址是在可配置的高速缓冲存储器 106 处结合在数字 信号处理器 810 处执行的高速缓冲存储器查找操作而接收的。
相机接口 868 耦合到信号处理器 810 且还耦合到例如视频相机 870 等相机。显示 控制器 826 耦合到信号处理器 810 且耦合到显示装置 828。编码器 / 解码器 (CODEC)834 也 可耦合到信号处理器 810。扬声器 836 及麦克风 838 可耦合到 CODEC 834。无线接口 840 可耦合到信号处理器 810 且耦合到无线天线 842， 使得可将经由天线 842 及无线接口 840 接 收到的无线数据提供到处理器 810。
信号处理器 810 可经配置以执行存储在计算机可读媒体 ( 例如， 存储器 832) 处 的计算机可执行指令 866， 所述计算机可执行指令 866 可执行以使得计算机 ( 例如， 处理 器 810) 致使可配置高速缓冲存储器模块 864 通过以下行为将高速缓冲存储器从具有第一 数据区域大小的第一配置改变为具有第二数据区域大小的第二配置 ： 增加与高速缓冲存储 器的数据阵列的每一条目相关联的数据的量且维持所述数据阵列的可经由设定索引寻址 的条目的第一数目 ； 以及维持所述数据阵列的与设定索引的每一值相关联的条目的第二数 目。所述计算机可执行指令进一步可执行以致使可配置高速缓冲存储器模块 864 使给标签 状态阵列编索引的存储器地址的位的范围移位， 所述标签状态阵列与数据阵列相关联， 其 中基于将高速缓冲存储器从第一配置改变为第二配置来使给所述标签状态阵列编索引的 位范围移位。 在特定实施例中， 信号处理器 810、 显示控制器 826、 存储器 832、 CODEC 834、 无线 接口 840 及相机接口 868 包括于封装中系统或芯片上系统装置 822 中。在特定实施例中， 输入装置 830 及电源供应器 844 耦合到芯片上系统装置 822。此外， 在特定实施例中， 如图 8 中所说明， 显示装置 828、 输入装置 830、 扬声器 836、 麦克风 838、 无线天线 842、 视频相机 870 及电源供应器 844 在芯片上系统装置 822 之外。然而， 显示装置 828、 输入装置 830、 扬 声器 836、 麦克风 838、 无线天线 842、 视频相机 870 及电源供应器 844 中的每一者可耦合到 芯片上系统装置 822 的组件， 例如接口或控制器。
前文所揭示的装置及功能性可通过提供设计信息来实施且配置到存储在计算机 可读媒体上的计算机文件 ( 例如， RTL、 GDS Ⅱ、 GERBER， 等 ) 中。可将此些文件中的一些或 所有提供给基于此些文件制造装置的制造处置程序。所得产品包括半导体晶片， 所述半导 体晶片接着被切割成半导体裸片且被封装成半导体芯片。 接着将所述芯片用于上文所描述 的装置中。图 9 描绘电子装置制造过程 900 的特定说明性实施例。
在制造过程 900 中 ( 例如， 在研究计算机 906 处 ) 接收物理装置信息 902。物理 装置信息 902 可包括表示半导体装置 ( 例如， 图 1 的可配置高速缓冲存储器的组件、 图2的 可配置高速缓冲存储器的组件， 或其任何组合 ) 的至少一个物理性质的设计信息。举例来 说， 物理装置信息 902 可包括物理参数、 材料特征， 及经由耦合到研究计算机 906 的用户接 口 904 输入的结构信息。研究计算机 906 包括耦合到计算机可读媒体 ( 例如， 存储器 910) 的处理器 908( 例如， 一个或一个以上处理核心 )。 存储器 910 可存储计算机可读指令， 其可 执行以致使处理器 908 变换物理装置信息 902 以便符合文件格式且产生库文件 912。
在特定实施例中， 库文件 912 包括至少一个数据文件， 所述至少一个数据文件包 括经变换的设计信息。举例来说， 库文件 912 可包括对应于半导体装置 ( 包括图 1 的可配
置高速缓冲存储器的组件、 图 2 的可配置高速缓冲存储器的组件， 或其任何组合 ) 的数据文 件的库， 提供所述库以供与电子设计自动化 (EDA) 工具 920 一起使用。
在设计计算机 914 处， 可结合 EDA 工具 920 来使用库文件 912， 所述设计计算机 914 包括耦合到存储器 918 的处理器 916( 例如， 一个或一个以上处理核心 )。 可将 EDA 工具 920 存储为存储器 918 处的处理器可执行指令， 以使设计计算机 914 的用户能够使用图 1 的可 配置高速缓冲存储器的组件、 图 2 的可配置高速缓冲存储器的组件或其任何组合来设计库 文件 912 的电路。举例来说， 设计计算机 914 的用户可经由耦合到设计计算机 914 的用户 接口 924 输入电路设计信息 922。电路设计信息 922 可包括表示半导体装置 ( 例如， 图1的 可配置高速缓冲存储器的组件、 图 2 的可配置高速缓冲存储器的组件， 或其任何组合 ) 的至 少一个物理性质的设计信息。为了说明， 电路设计性质可包括对特定电路及与电路设计中 的其它元件的关系的识别、 定位信息、 特征大小信息、 互连信息， 或表示半导体装置的物理 性质的其它信息。
设计计算机 914 可经配置以变换设计信息 ( 包括电路设计信息 922) 以便符合文 件格式。为了说明， 所述文件格式可包括数据库二进制文件格式， 其表示平面几何形状、 文 本标记， 及关于呈例如图形数据系统 (GDS Ⅱ ) 文件格式等层级格式的电路布局的其它信息 的数据库二进制文件格式。设计计算机 914 可经配置以产生包括经变换的设计信息的数据 文件 ( 例如， GDS Ⅱ文件 926)， 除了其它电路或信息之外， 所述数据文件包括描述图 1 的可 配置高速缓冲存储器、 图 2 的可配置高速缓冲存储器或其任何组合的信息。为了说明， 所述 数据文件可包括对应于芯片上系统 (SOC) 的信息， 所述芯片上系统 (SOC) 包括图 1 的可配 置高速缓冲存储器且还包括 SOC 内的额外电子电路及组件。
可在制造过程 928 处接收 GDS Ⅱ文件 926 以根据 GDS Ⅱ文件 926 中的经变换的信 息来制造图 1 的可配置高速缓冲存储器、 图 2 的可配置高速缓冲存储器、 SOC 或其任何组合。 举例来说， 装置制造过程可包括将 GDS Ⅱ文件 926 提供给掩模制造者 930 以形成一个或一 个以上掩模， 例如待用于光刻处理的掩模， 说明为代表性掩模 932。可在制造过程期间使用 掩模 932 以产生一个或一个以上晶片 934， 可对所述一个或一个以上晶片 934 进行测试且将 其分离为若干个裸片 ( 例如， 代表性裸片 936)。裸片 936 包括电路， 所述电路包括图 1 的可 配置高速缓冲存储器、 图 2 的可配置高速缓冲存储器或其任何组合。
可将裸片 936 提供到封装过程 938， 其中将裸片 936 并入到代表性封装 940 中。举 例来说， 封装 940 可包括单个裸片 936 或多个裸片， 例如封装中系统 (SiP) 配置。封装 940 可经配置以符合一个或一个以上标准或规范， 例如美国电子工程设计发展联合协会 (Joint Electron Device Engineering Council， JEDEC) 标准。
关于封装 940 的信息可 ( 例如 ) 经由存储在计算机 946 处的组件库分配给各种产 品设计者。 计算机 946 可包括耦合到存储器 950 的处理器 948， 例如一个或一个以上处理核 心。印刷电路板 (PCB) 工具可作为处理器可执行指令存储在存储器 950 处， 以处理经由用 户接口 944 从计算机 946 的用户接收的 PCB 设计信息 942。PCB 设计信息 942 可包括电路 板上的已封装半导体装置的物理定位信息， 所述已封装半导体装置对应于包括图 1 的可配 置高速缓冲存储器、 图 2 的可配置高速缓冲存储器或其任何组合的封装 940。
计算机 946 可经配置以变换 PCB 设计信息 942 以便产生数据文件 ( 例如， GERBER 文件 952)， 其具有包括电路板上的已封装半导体装置的物理定位信息以及电连接 ( 例如，迹线及通路 (via)) 的布局的数据， 其中所述已封装半导体装置对应于包括图 1 的可配置高 速缓冲存储器、 图 2 的可配置高速缓冲存储器或其任何组合的封装 940。在其它实施例中， 由经变换的 PCB 设计信息产生的数据文件可具有不同于 GERBER 格式的格式。
可在板组装过程 954 处接收 GERBER 文件 952， 且将其用以产生根据存储在 GERBER 文件 952 内的设计信息而制造的 PCB， 例如代表性 PCB 956。举例来说， 可将 GERBER 文件 952 上载到用于执行 PCB 生产过程的各种步骤的一个或一个以上机器。PCB 956 可填有包 括封装 940 的电子组件以形成代表性印刷电路组合件 (PCA)958。
可在产品制造过程 960 处接收 PCA 958， 且将其集成到一个或一个以上电子装置 中， 例如第一代表性电子装置 962 及第二代表性电子装置 964。作为说明性的非限制性实 例， 第一代表性电子装置 962、 第二代表性电子装置 964 或其两者可选自以下各项的群组 ： 机顶盒、 音乐播放器、 视频播放器、 娱乐单元、 导航装置、 通信装置、 个人数字助理 (PDA)、 固 定位置数据单元及计算机。作为另一说明性的非限制性实例， 电子装置 962 及 964 中的一 者或一者以上可为远程单元 ( 例如， 移动电话 )、 手持式个人通信系统 (PCS) 单元、 便携式数 据单元 ( 例如， 个人数据助理 )、 具备全球定位系统 (GPS) 能力的装置、 导航装置、 固定位置 数据单元 ( 例如， 仪表读取设备 )， 或存储或检索数据或计算机指令的任何其它装置， 或其 任何组合。尽管图 1 到图 8 中的一者或一者以上可说明根据本发明的教示的远程单元， 但 本发明并不限于这些所说明的示范性单元。 本发明的实施例可适当地用于包括有源集成电 路 ( 其包括存储器及芯片上电路 ) 的任何装置中。
因此， 如说明性过程 900 中所描述， 可制造、 处理图 1 的可配置高速缓冲存储器、 图 2 的可配置高速缓冲存储器或其任何组合， 并将其并入到电子装置中。关于图 1 到图 8 而揭示的实施例的一个或一个以上方面可包括于各种处理阶段 ( 例如， 包括于库文件 912、 GDS Ⅱ文件 926 及 GERBER 文件 952 内 )， 以及存储在研究计算机 906 的存储器 910、 设计计 算机 914 的存储器 918、 计算机 946 的存储器 950、 在各种阶段处 ( 例如， 在板组装过程 954 处 ) 使用的一个或一个以上其它计算机或处理器 ( 未图示 ) 的存储器处， 且还并入到一个 或一个以上其它物理实施例中， 例如掩模 932、 裸片 936、 封装 940、 PCA 958、 例如原型电路 或装置 ( 未图示 ) 等其它产品， 或其任何组合。尽管描绘了从物理装置设计到最终产品的 生产的各种代表性阶段， 但在其它实施例中， 可使用较少阶段或可包括额外阶段。类似地， 过程 900 可由单个实体或由执行过程 900 的各种阶段的一个或一个以上实体来执行。
所属领域的技术人员将进一步了解， 结合本文中所揭示的实施例而描述的各种说 明性逻辑块、 配置、 模块、 电路及算法步骤可实施为电子硬件、 计算机软件或两者的组合。 为 了清楚地说明硬件与软件的这种可互换性， 上文已大体上按其功能性描述了各种说明性组 件、 块、 配置、 模块、 电路及步骤。 将此功能性实施为硬件或是软件取决于特定应用及强加于 整个系统的设计约束。 所属领域的技术人员可针对每一特定应用以不同方式来实施所描述 的功能性， 但不应将此些实施决策解释为导致脱离本发明的范围。
结合本文中所揭示的实施例而描述的方法或算法的步骤可直接体现于硬件中、 由处理器执行的软件模块中或上述两者的组合中。软件模块可驻存在随机存取存储器 (RAM)、 快闪存储器、 只读存储器 (ROM)、 可编程只读存储器 (PROM)、 可擦除可编程只读存储 器 (EPROM)、 电可擦除可编程只读存储器 (EEPROM)、 寄存器、 硬盘、 可装卸盘、 压缩磁盘只读 存储器 (CD-ROM)， 或此项技术中已知的任一其它形式的存储媒体中。示范性存储媒体耦合到处理器， 使得处理器可从存储媒体读取信息及将信息写入到存储媒体。 在替代方案中， 存 储媒体可与处理器成一体式。处理器及存储媒体可驻存在专用集成电路 (ASIC) 中。ASIC 可驻存在计算装置或用户终端中。在替代方案中， 处理器及存储媒体可作为离散组件驻存 在计算装置或用户终端中。
提供所揭示实施例的先前描述是为了使所属领域的技术人员能够制作或使用所 揭示实施例。对这些实施例的各种修改对于所属领域的技术人员来说将是显而易见的， 且 本文中所定义的一般原理可在不脱离本发明的范围的情况下应用于其它实施例。因此， 本 发明无意限于本文中所展示的实施例， 而是将被赋予与如由所附权利要求书界定的原理及 新颖特征一致的最宽可能范围。