非易失性存储设备及其编程方法和预充电电压提升方法 【相关申请的交叉引用】
本申请要求于2008年10月13日在韩国知识产权局提交的韩国专利申请No.10-2008-0099942的优先权，特此通过引用的方式并入其全部内容。
【技术领域】
本公开描述的示范性实施例涉及非易失性存储设备及其编程方法和预充电电压提升方法、以及包括该非易失性存储设备的存储系统。
背景技术
非易失性存储设备即使在它们的电源电压被中断时也保持它们所存储的数据。闪存是一种非易失性存储设备。由于闪存能够同时电擦除多个所存储的数据，因此它们被广泛使用于计算机和存储卡中。
根据位线和存储单元之间的连接的结构，闪存被分类为NOR型闪存和NAND型闪存。由于NOR型闪存消耗大的电流，因此它们在高集成度上有劣势。但是，NOR型闪存具有高速的优势。由于NAND型闪存相较于NOR型闪存消耗较小的单元电流，因此它们在高集成度上有优势。
【发明内容】
根据第一方面，本发明提供一种对非易失性存储设备编程的方法。该方法可以包括：根据载入到页缓冲区中的数据对位线预充电；通过将预充电的位线分别电连接到与所述位线对应的沟道来对沟道充电；以及在对沟道充电之后施加用于编程的字线电压。根据载入到相邻页缓冲区中的数据来确定所述沟道中每个沟道的沟道电压提升。
在一个实施例中，当不同数据被分别载入到页缓冲区中彼此相邻的第一页缓冲区和第二页缓冲区中时，提高的预充电电压被施加到第一位线和第二位线中的一个，所述第一位线与第一页缓冲区对应，所述第二位线与第二页缓冲区对应。在一个实施例中，当数据‘1’被载入第一页缓冲区中并且数据‘0’被载入第二页缓冲区中时，提高的预充电电压被施加到第一位线。在一个实施例中，提高的预充电电压是电源电压或者高于电源电压的电压。在一个实施例中，提高的预充电电压是高压发生器生成的，并且所生成的提高的预充电电压被直接施加到第一位线。在一个实施例中，提高的预充电电压是使用第一位线与第二位线之间的耦合的提升而得到的。在一个实施例中，预充电电压被施加到第一位线，具有预充电电压的第一位线被浮置一段预定时间，并且预充电电压被施加到第二位线该段预定时间，以得到提高的预充电电压。
在一个实施例中，施加字线电压包括：将通过(pass)电压施加到未选择的字线；以及将编程电压施加到选定的字线。
根据另一方面，本发明提供一种提升非易失性存储设备的沟道预充电电压的方法。该方法可以包括：将预充电电压施加到第一位线；将具有预充电电压的第一位线浮置；当第一位线处于浮置状态时，通过将所述预充电电压施加到与第一位线相邻的第二位线来提升第一位线的预充电电压；以及通过将第一位线电连接到与第一位线对应的沟道，将提高的预充电电压施加到该沟道。
在一个实施例中，当执行编程操作时，第一位线连接到编程禁止单元，第二位线连接到编程单元。
根据另一方面，本发明提供一种非易失性存储设备。该非易失性存储设备可以包括：存储单元阵列，包括多个布置在多个字线与多个位线交叉的区域的存储单元；多个页缓冲区，临时存储待编程到存储单元阵列的数据或者临时存储从存储单元阵列读取的数据；和位线选择电路，将所述多个位线分别电连接到所述多个页缓冲区。根据编程操作中在位线设置期间载入到相邻页缓冲区中的数据的状态，确定是否提高与页缓冲区对应的位线的预充电电压。
在一个实施例中，所述多个页缓冲区中的每一个都根据载入相邻页缓冲区中的数据的状态来确定是否提高预充电电压。在一个实施例中，所述位线选择电路包括多个位线选择晶体管，所述多个位线选择晶体管具有连接到位线的漏极、连接到页缓冲区的源极以及接收位线控制信号的栅极，所述位线控制信号是根据载入到相邻页缓冲区中的数据的状态从页缓冲区产生的。在一个实施例中，当不同数据被分别载入所述多个页缓冲区中彼此相邻的第一页缓冲区和第二页缓冲区中时，第一页缓冲区控制使得与第一页缓冲区对应的第一位线在位线设置期间具有浮置状态地预充电电压一段预定时间，第二页缓冲区控制使得当第一位线变为浮置状态时预充电电压被施加到第二位线该预定时间。在一个实施例中，第二页缓冲区控制使得在预充电电压被施加到第二位线该预定时间之后0V被施加到第二位线。
在一个实施例中，所述非易失存储设备还包括控制逻辑，其控制使得在对所述多个位线中的奇数序号位线执行了奇数位线设置操作之后，对所述多个位线中的偶数序号位线执行偶数位线设置操作。在一个实施例中，当执行所述奇数位线设置操作或所述偶数位线设置操作时，所述控制逻辑根据载入到相邻页缓冲区中的数据的状态来确定是否提高位线的预充电电压。
在一个实施例中，所述控制逻辑控制使得提高的预充电电压被施加到与这样的页缓冲区对应的位线：当执行所述奇数位线设置操作和所述偶数位线设置操作时数据‘1’被载入到该页缓冲区中并且数据‘0’被载入到与该页缓冲区相邻的页缓冲区中。在一个实施例中，所述非易失性存储设备还包括高压发生器，该高压发生器将提高的预充电电压施加到与所述页缓冲区对应的第一位线。
根据另一方面，本发明提供一种存储系统。该存储系统可以包括：非易失性存储设备；和控制所述非易失性存储设备的存储器控制器。所述非易失性存储设备根据载入到页缓冲区中的数据来对位线预充电，通过将预充电的位线电连接到与各个位线对应的沟道来对沟道充电，并且在对所述沟道充电之后施加用于编程的字线电压。根据载入到相邻页缓冲区中的数据来确定所述沟道中每个沟道的沟道电压提升。
【附图说明】
本发明的前述及其它特征和优点将从本发明更为具体的描述和优选实施例中变得清楚，如参照附图所示的那样，附图中相同的参考符号在不同的图中始终指代相同的部件。附图不一定是按比例的，而是将重点放在说明本发明的原理上。
图1是示出根据本发明的非易失性存储设备的第一实施例的图。
图2是示出提高预充电电压以便降低编程扰动(program disturbance)的原因的图。
图3是示出在图1中所示的非易失性存储设备中提高预充电电压的方法的图。
图4是示出当对图3中所示的非易失性存储设备的位线进行设置时提高预充电电压的方法的时序图。
图5是示出在本发明的非易失性存储设备中设置常规(normal)位线的时序图。
图6是示出根据本发明的非易失性存储设备的第二实施例的图。
图7是示出在图6所示的非易失性存储设备中提高预充电电压的方法的图。
图8是示出当对图7中所示的非易失性存储设备的位线进行设置时提高预充电电压的方法的时序图。
图9是示出根据本发明对非易失性存储设备编程的方法的图。
图10是示出包括根据本发明的存储设备的存储卡的图。
图11是示出包括根据本发明的非易失性存储设备的计算机系统的图。
【具体实施方式】
将参照附图在下面更加详细地描述本发明的优选实施例。但是，可以以不同形式来具体实施本发明，而不应当将本发明释为局限于这里所阐述的实施例上。反而是，提供这些实施例以使得本说明书更加彻底和完整，并且将向本领域技术人员充分传达本发明。相同的标号始终指代相同的元素。
根据本发明的非易失性存储设备按照在位线设置期间载入相邻页缓冲区中的数据的状态来确定是否执行沟道提升(channel boosting)。因此，沟道提升效率被提高，并且结果是，减小了编程扰动的影响。
图1是示出根据本发明的非易失性存储设备100的第一实施例的图。参照图1，本发明的非易失性存储设备100包括存储单元阵列110、行解码器120、位线选择电路130、页缓冲区电路140以及高压发生器和控制逻辑150。页缓冲区电路140包括页缓冲区(PB0～PBn-1)，其按照执行编程操作时载入相邻页缓冲区中的数据来确定是否提高预充电电压。
图1中所示的非易失性存储设备100是NAND型闪存。但是，本发明的非易失性存储设备不一定局限于NAND型闪存。本发明的非易失性存储设备能够应用于各种类型的非易失性存储器，诸如NOR型闪存设备、MRAM、PRAM、FRAM等等。而且，本发明的非易失性存储设备可以被构造为三维阵列结构。
存储单元阵列110包括被布置在多个位线(BL0～BLn-1)与多个字线(WL0～WLm-1)相互交叉的区域的多个存储单元。这里，多比特数据可以存储于存储单元的每一个中。存储单元阵列110由多个存储块组成。在图1中只示出了一个存储块。存储单元阵列110的每个存储块都包括多个单元串。如图1所示，每个串包括串选择晶体管(SST)、地选择晶体管(GST)以及串联在串选择晶体管(SST)与地选择晶体管(GST)之间的m个存储单元(MC0～MCm-1)。
每个串的串选择晶体管(SST)的漏极连接到对应的位线，并且地选择晶体管(GST)的源极连接到公共源极线(CSL)。跨越串的多个字线(WL0～WLm-1)被排列为使得字线(WL0～WLm-1)分别连接到每个串的对应存储单元(MC0～MCm-1)。可以通过将编程电压施加到选定的字线来将数据编程到选定的存储单元中。可以通过将读电压施加到选定的字线来从选定的存储单元读取数据。位线(BL0～BLn-1)被电连接到页缓冲区电路140的页缓冲区(PB0～PBn-1)。
行解码器120根据输入地址(ADDR)选择存储块并且选择将要在选定的存储块中驱动的字线。例如，行解码器120对编程操作期间输入的地址(ADDR)进行解码，以便选择将要在选定的存储块中驱动的字线。这里，从高压发生器150产生的编程电压被施加到选定的字线。
位线选择电路130包括将多个位线(BL0～BLn-1)分别连接到多个页缓冲区(PB0～PBn-1)的多个位线选择晶体管(BST0～BSTn-1)。这里，位线选择晶体管(BST0～BSTn-1)被页缓冲区(PB0～PBn-1)分别导通/截止。
页缓冲区电路140包括多个页缓冲区(PB0～PBn-1)，它们临时存储在编程操作期间载入存储单元阵列110中的数据或者临时存储在读操作期间从存储单元阵列110读取的数据。各个页缓冲区(PB0～PBn-1)通过对应的位线(BL0～BLn-1)连接到存储单元阵列110。
页缓冲区(PB0～PBn-1)根据编程操作期间载入的数据，将地电压(例如，0V)或者电源电压(Vcc)施加到位线。例如，地电压(0V)被施加到连接到其中载入‘0’数据的页缓冲区的位线(也即，连接到编程单元的位线)。电源电压(Vcc)被施加到连接到其中载入‘1’数据的页缓冲区的位线(也即，连接到编程禁止单元的位线)。
本发明的页缓冲区(PB0～PBn-1)按照编程操作期间载入相邻页缓冲区中的数据，确定是否提高预充电电压。例如，当编程数据(‘0’数据)被载入相邻页缓冲区并且编程禁止数据(‘1’数据)要被载入页缓冲区时，页缓冲区将提高到预定级别的预充电电压施加到对应的位线。除上述情况之外，页缓冲区将常规预充电电压施加到对应的位线。
高压发生器和控制逻辑150响应于所输入的控制信号(CTRL，例如，CE、RE、CLE、ALE、WP)生成每个操作所需要的高电压并且控制非易失性存储设备100的内部块的所有操作。
根据本发明的非易失性存储设备100按照编程操作期间载入相邻页缓冲区中的数据，确定是否提高预充电电压。因此，编程扰动被降低提高的预充电电压那么多。这里，编程扰动是指连接到与编程单元相邻的位线的编程禁止单元被施加到选定的字线的编程电压编程。
图2是示出提高预充电电压以便降低编程扰动(program disturbance)的原因的图。参照图2，编程扰动可能易于出现在‘B’数据状态中，与‘A’数据状态相反，在‘B’数据状态下载入相邻页缓冲区中的数据互不相同，而在‘A’数据状态下载入相邻页缓冲区中的数据都是统一的。也就是说，在‘B’数据状态下，易于对与编程单元相邻的编程禁止单元编程。在本发明中，提高的预充电电压(Vipc)被施加到连接到编程禁止单元的位线，该编程禁止单元可能易于受到编程扰动，预充电电压(Vpc)被施加到其它位线。这里，提高的预充电电压(Vipc)高出预充电电压(Vpc)一个预定水平。
根据本发明的非易失性存储设备100将提高了预定水平那么多的预充电电压施加到包括编程禁止单元的沟道，该编程禁止单元易受编程扰动(也即，对编程扰动抵抗力差)。结果，当编程电压被施加到选定的字线(Sel.WL)时，易受编程扰动的编程禁止单元受到像预充电电压的提高的水平那么多的编程禁止效果。
在本发明中，可以使用各种方法将提高的预充电电压施加到易受编程扰动的编程禁止单元。将对通过使用位线与位线之间的耦合效应的提升(boosting)操作来提高施加到位线的预充电电压的方法进行描述。
图3是示出在图1中所示的非易失性存储设备100中将提高的预充电电压施加到连接到易受编程扰动的编程禁止单元的位线的方法的图。参照图3，数据‘1’和数据‘0’被分别载入相邻的两个页缓冲区(PBi、PBj)。这里，例如假定数据‘1’对应于编程禁止单元，数据‘0’对应于编程单元。
位线选择晶体管(BSTi)包括连接到位线的漏极、连接到节点(Ni)的源极和接收页缓冲区(PBi)的控制信号(BLCTLi)的栅极。同样，位线选择晶体管(BSTj)包括连接到位线的漏极、连接到节点(Nj)的源极以及接收页缓冲区(PBj)的控制信号(BLCTLj)的栅极。页缓冲区(PBi、PBj)分别使用载入的数据和载入相邻页缓冲区中的数据生成位线控制信号(BLCTLi、BLCTLj)。
图4是示出当对图3中所示的非易失性存储设备的位线进行设置时提高预充电电压的方法的时序图。参照图3和图4，依照下文是一种在位线设置期间提高预充电电压的方法。
第一页缓冲区(PBi)处于数据‘1’被载入的状态，第二页缓冲区(PBj)处于数据‘0’被载入的状态。在选择电压(Vread)被施加到串选择线(SSL)一个预定时间之后，电源电压(Vcc)被施加到串选择线(SSL)。因此，在串选择晶体管(SST)导通预定时间之后，串选择晶体管(SST)截止。
第一页缓冲区(PBi)将对应于数据‘1’的预充电电压(Vpc)从第一节点(Ni)施加。这里，预充电电压(Vpc)可以是电源电压(Vcc)或高于电源电压(Vcc)的电压。页缓冲区中所使用的电压中的最高电压可以被用作预充电电压(Vpc)。
比预充电电压(Vpc)高出阈值电压(Vth)那么多的电压(Vpc+Vth)的第一位线控制信号(BLCTLi)被施加到第一位线选择晶体管(BSTi)的栅极一个预定时间，以使得将第一节点(Ni)的预充电电压(Vpc)施加到对应的第一位线(BLi)。这里，阈值电压(Vth)是使得导通第一位线选择晶体管(BSTi)的最小电压。从而，预充电电压(Vpc)被施加到第一位线(BLi)。
此后，第一页缓冲区(PBi)将0V的第一位线控制信号(BLCTLi)施加到第一位线选择晶体管(BSTi)的栅极一个预定时间，以使得第一位线(BLi)被置于浮置状态。此时，通过将电压施加到相邻的第二位线(BLj)来提升处于浮置状态的第一位线(BLi)，并且结果，第一位线(BLi)具有高于预充电电压(Vpc)的预充电电压(Vipc＝Vpc+αVpc)。这里，通过第一位线(BLi)和第二位线(BLj)之间的电容器来实现提升。
第二页缓冲区(PBj)将0V施加到第二节点(Nj)，同时预充电电压(Vpc)被施加到第一位线(BLi)。而且，第二页缓冲区(PBj)在位线设置期间将比预充电电压(Vpc)高出阈值电压(Vth)的电压(Vpc+Vth)的第二位线控制信号(BLCTLj)施加到第二位线选择晶体管(BSTj)的栅极。因此，第二节点(N)的电压在位线设置期间被施加到第二位线(BLj)。当第一位线(BLi)在一预定时间段被置于浮置状态时，第二页缓冲区(PBj)将预充电电压(Vpc)施加到第二节点(Nj)该段预定时间。此时，第二位线(BLj)具有预充电电压(Vpc)。同时，处于浮置状态的第一位线(BLi)通过施加到第二位线(BLj)的预充电电压(Vpc)被提升，并且结果是，第一位线(BLi)具有提高的预充电电压(Vipc＝Vpc+αVpc)。
在提高了第一位线(BLi)的预充电电压之后，第二页缓冲区(PBj)再次将0V施加到第二节点(Nj)。从而，第二位线(BLj)也变为0V。这是为了对连接到第二位线(BLj)和选定的字线的存储单元进行编程。
第一沟道(CHi)被预充电至提高的预充电电压(Vipc)。此后，即使关闭第一沟道(CHi)，第一沟道(CHi)也保持在提高的预充电电压(Vipc)。相反，第二沟道(CHj)在提高第一位线(BLi)的预充电电压之后变为0V。
如上所述，根据本发明的非易失性存储设备100通过使用在位线设置期间进行提升来提高与第二位线(BLj)相邻的第一位线(BLi)的预充电电压，从而提高第一沟道(CHi)的预充电电压。
在编程操作期间持续载入的数据状态是‘10’的情况下或者除了‘01’之外的所有情况(‘11’、‘00’)下，根据本发明的非易失性存储器件100执行常规的位线设置操作。
图5是示出在本发明的非易失性存储设备100中设置常规位线的时序图。参照图1至图5，依照下文是非易失性存储设备100的常规位线设置操作。当持续载入的数据状态是‘11’或‘00’时执行常规位线设置操作。
选择电压(Vread)被施加到串选择线(SSL)一个预定时间，以便导通串选择晶体管，然后电源电压(Vcc)被施加到串选择线(SSL)，以便在该预定时间之后关闭沟道。
页缓冲区电路140根据载入数据的状态将预充电电压(Vpc)或0V施加到节点(N)。例如，如果数据‘1’被载入，那么预充电电压(Vpc)被施加到节点(N)，如果数据‘0’被载入，则0V被施加到节点(N)。而且，页缓冲区电路140生成具有电压(Vpc+Vth)的控制信号(BLCTL)，以使得节点(N)的电压被发送到位线(BL)。因此，预充电电压(Vpc)或0V根据对应的数据被施加到位线(BL)。同样，沟道(CH)根据对应的数据被预充电到预充电电压(Vpc)或0V。
在结合图1至图5描述的非易失性存储设备100中，页缓冲区(PB0～PBn-1)中的每一个都根据连续数据的状态来控制沟道的预充电电压的提高。但是，本发明不局限于该方法。在本发明中，控制逻辑可以控制沟道的预充电电压的提高。
图6是示出根据本发明的非易失性存储设备200的第二实施例的图。参照图6，非易失性存储设备200包括存储单元阵列210、行解码器220、位线选择电路230、页缓冲区240以及高压发生器和控制逻辑250。高压发生器和控制逻辑250根据载入数据的状态来提高连接到奇数序号的位线(1BL0～1BLn-1)的沟道中的选定沟道的预充电电压，然后根据载入数据的状态来提高连接到偶数序号的位线(2BL0～2BLn-1)的沟道中的选定沟道的预充电电压。
存储单元阵列210包括多个位线(1BL0～1BLn-1，2BL0～2BLn-1)、多个字线(WL0～WLm-1)以及布置在位线与字线交叉的区域上的多个存储单元。存储单元阵列210还包括多个单元串。如图6中所示，第一串选择线(SSLo)连接到将奇数序号的串连接到奇数序号的位线(1BL0～1BLn-1)的串选择晶体管的栅极，第二串选择线(SSLe)连接到将偶数序号的串连接到偶数序号的位线(2BL0～2BLn-1)的串选择晶体管的栅极。
位线选择电路230包括将多个奇数序号的位线(1BL0～1BLn-1)分别连接到多个奇数序号的页缓冲区(1PB0～1PBn-1)的多个奇数序号的位线选择晶体管(1BST0～1BSTn-1)，以及将多个偶数序号的位线(2BL0～2BLn-1)分别连接到多个偶数序号的页缓冲区(2PB0～2PBn-1)的多个偶数序号的位线选择晶体管(2BST0～2BSTn-1)。奇数位线选择线(BLSo)连接到多个奇数序号位线选择晶体管(1BST0～1BSTn-1)的栅极，偶数位线选择线(BLSe)连接到多个偶数序号位线选择晶体管(2BST0～2BSTn-1)的栅极。这里，奇数位线选择线(BLSo)接收从高压发生器和控制逻辑250生成的奇数位线控制信号(BLCTLo)，并且偶数位线选择线(BLSe)接收从高压发生器和控制逻辑250生成的偶数位线控制信号(BLCTLe)。也就是说，位线选择电路230由高压发生器和控制逻辑250控制。
高压发生器和控制逻辑250通过位线控制信号(BLCTLo、BLCTLe)来控制位线选择电路230，以使得在其上执行提升操作的位线变为浮置状态。
非易失性存储设备200包括根据载入数据的状态提高沟道预充电电压的高压发生器和控制逻辑250。
图7是示出在图6所示的非易失性存储设备200中提高预充电电压的方法的图。为了方便起见，例如假定数据‘1’被载入第一奇数页缓冲区(1PBi)中，数据‘0’被载入第一偶数页缓冲区(2PBi)中，数据‘1’被载入第二奇数页缓冲区(1PBj)中，以及数据‘1’被载入第二偶数页缓冲区(2PBj)中。
图8是示出当对图7中所示的非易失性存储设备的位线进行设置时提高预充电电压的方法的时序图。参照图8，在奇数位线设置期间奇数序号的位线(1BLi、1BLj)具有通过提升而被提高的预充电电压(Vipc)。于是，奇数沟道(1CHi、1CHj)被预充电至提高的预充电电压(Vipc)。同样，在偶数位线设置期间偶数序号的位线(2BLj)具有预充电电压(Vpc)。于是，偶数沟道(2CHj)被预充电至预充电电压(Vpc)。
图6至图8中所示的在位线设置期间施加沟道电压的方法是在将预充电电压施加到奇数序号的位线(1BL0～1BLn-1)之后将预充电电压施加到偶数序号的位线(2BL0～2BLn-1)。本发明可以被具体实施为使得在将预充电电压施加到偶数序号的位线(2BL0～2BLn-1)之后将预充电电压施加到奇数序号的位线(1BL0～1BLn-1)。
在如上所述的本发明中，使用位线之间的提升以便提高沟道预充电电压。但是，本发明不局限于该方法。本发明可以将提高的预充电电压直接从高压发生器提供给易受编程扰动的存储单元连接到的位线。
图9是示出根据本发明对非易失性存储设备编程的方法的图。参照图9，依照下文执行对非易失性存储设备进行编程。
待编程的数据被载入缓冲区(S110)。根据载入数据设置位线并且对应沟道被预充电(S120)。这里，提高的预充电电压被施加到编程禁止单元连接到的位线。编程禁止单元与编程单元连接到的位线相邻，并且易受编程扰动。由此，在其中包括编程禁止单元的沟道被预充电至提高的预充电电压。编程禁止单元易受编程扰动。这里，通过图1至图8中所示的方法来执行提高包括易受编程扰动的编程禁止单元的沟道的预充电电压。此后，编程电压被施加到选定字线，并且通过电压被施加到未选择字线，以便执行编程操作(S130)。可以通过在将通过电压施加到所有字线一个预定时间之后将编程电压施加到选定字线来执行编程操作。本发明的编程方法可以应用于增量阶跃脉冲编程(incremental step pulse programming，ISPP)中。
图10是示出包括根据本发明的存储设备的存储卡10的图。参照图10，存储卡10包括具有与图1或图6的结构大致相同的非易失性存储设备12以及控制非易失性存储设备12的存储器控制器14。存储卡10用于与诸如数码相机、个人数字助理(PDA)、便携式音频设备、移动电话、个人计算机等等的数字设备一起存储/读取数据。
图11是示出包括根据本发明的非易失性存储设备的存储系统20的图。参照图11，存储系统包括电连接到总线21的中央处理单元22、静态随机存取存储器(SRAM)24、存储器控制器26和闪存设备28。闪存设备28具有与图1中所示的结构大致相同的结构。待由中央处理设备22处理的N比特数据(N是等于1或大于1的正数)通过存储器控制器26被存储在闪存设备28。
存储系统20还可以包括应用程序芯片组、照相机图像处理器(CIS)、移动DRAM等等。存储器控制器26和闪存设备28可以由例如使用非易失性存储设备来存储数据的固态驱动器(solid state drive，SSD)组成。
可以使用各种类型的封装(package)来安装根据本发明的闪存设备和/或存储器控制器。例如，可以使用诸如PoP(层叠封装，package on package)、球栅阵列封装(ball grid array，BGA)、芯片尺寸封装(chip scale package，CSP)、有引线塑封载体(plastic leaded chip carrier，PLCC)、塑料双列直插式封装(plastic dual in-line package，PDIP)、晶片包中管芯封装(die in wafflepack)、晶片形式的管芯封装(die in wafer form)、板上芯片技术(chip onboard，COB)、陶瓷双列直插式封装(ceramic dual in-line package，CERDIP)、塑料公制四方扁平封装(plastic metric quad flat pack，MQFP)、薄型四方扁平封装(thin quad flat pack，TQFP)、小外型封装(small outline，SOIC)、缩小外型封装(shrink small outline package，SSOP)、薄型小尺寸封装(thinsmall outline，TSOP)、薄型四方扁平封装(thin quad flat pack，TQFP)、系统级封装(system in package，SIP)、多芯片封装(multi chip package，MCP)、晶片级制造封装(wafer-level fabricated package，WFP)、晶片级堆叠封装(wafer-level processed stack package，WSP)之类的封装来安装根据本发明的闪存设备和/或存储器控制器。
尽管参照本发明的示范性实施例具体示出并描述了本发明，但是本领域普通技术人员应当理解，在不脱离如所附权利要求所限定的本发明的精神和范围的条件下可以在形式和细节上进行各种变化。