半导体存储器件以及多层芯片半导体器件 技术领域 本发明涉及诸如 DDR SDRAM( 双倍数据速率同步动态随机存取存储器 ) 之类的 DDR( 双倍数据速率 ) 半导体器件。 更具体地，本发明涉及半导体存储器件以及多层芯 片半导体器件，如果在与 DDR_SDRAM 等相同的方式下数据速率相同，则其能够将存储 器芯的数据速率减少到一半或者使外部 I/O 电路的输入 / 输出速率高达内部输入 / 输出速 率的两倍。
背景技术
存在一种技术，用于如果频率相同则其使芯片的外部 I/O 电路的数据输入 / 输 出速率高达将数据写入内部存储器芯 (core) 以及从内部存储器芯读取数据的数据速率的 两倍。 应用该技术的典型半导体存储器是日本专利特开平成 9-63263、平成 11-39871 以 及 2001-202780 号 ；以及日本专利申请第 2007-62296 号 ( 以下称为专利文件 1) 中详细描 述其电路结构以及操作 ( 以突发传输模式的数据读取 / 写入以及 I/O 电路工作 ) 的 DDR SDRAM。
除 DRAM 之外，使外部数据速率高于内部数据速率的技术本质上还应用于各种 半导体存储器。 为此，该技术简称为 DDR，以便从数据速率的观点来说，不会局限于诸 如 SDRAM 之类的 DRAM。 应用 DDR 的半导体存储器称为 DDR 存储器。 相反，没有 应用 DDR 的普通半导体存储器称为 SDR( 单倍数据速率 ) 存储器，且除 DDR 的这种应用 以外的技术简称为 SDR。 发明内容 DDR 是使至今为止由传统 SDR 获得的数据速率加倍的技术。 因为使得到以及 来自外部 I/O 电路的数据输出以及输入的速率或者频率高达 SDR 存储器的两倍，所以该 技术很难保证数据波形质量。
为了克服该困难，以上引用的专利文件 1 公开了一种结构，凭此使得即使通过 控制存储器控制器降低了外部 I/O 电路的操作频率，DDR 操作也是可能的。 用这样的方 式，公开的结构的目的在于减弱噪音并且减少功率损耗 (power dissipation)。
为了保持 I/O 同步， DDR 存储器需要相位彼此相反的双相位时钟信号以及数据 选通信号。 这意味着 DDR 存储器需要比 SDR 存储器更多的控制信号。 具体地，如果在 外部 I/O 电路或者控制器的操作频率降低时将控制分成许多阶段以便通过噪声减少来保 证数据波形质量，则所需的控制信号的数目还会增加，如专利文件 1 所述。 该布置还另 外使外部 I/O 电路的结构复杂化。
同时，如果外部 I/O 电路充分保证波形质量并且具有进一步提升频率的空间， 则使在来自存储器芯的突发中传输的位宽加倍也是可能的。 这样可以使普通 SDR 存 储器获得的到以及来自外部 I/O 电路的数据输出以及输入的速率增加到四倍。 例如， 在 SDRAM 领域，存在使外部 I/O 电路的操作频率以及 DDR 的突发传输位宽都加倍的
DDR2_SDRAM。 该 DDR2_SDRAM 提供高达普通 SDR_SDRAM 的四倍的数据速率。
然而，到以及来自外部 I/O 电路的数据输出以及输入的位宽不仅受内部存储器 芯以及外部 I/O 电路的性能的影响，而且受由布局限制的外部端子 ( 外部连接焊盘 (pad)) 的数目的影响。 因此，根据现有的 DDR 技术，将要输出到外部 I/O 电路的数据必须被从 多个存储器列并行检索的格式转换为串行数据。 将要从外部输入的数据也必须被转换为 串行格式。
鉴于以上情况作出本发明，且其中提供保持数据速率与 DDR 的一样高且允许并 行数据的输入和输出，而典型地不受外部端子数目的约束的半导体存储器。
在执行本发明时并根据其一个实施例，提供了半导体存储器件，包括 ：半导体 基片 ；在半导体基片上形成的以及被配置为允许数据输入和输出的多个焊盘 ；以及集成 在半导体基片上的存储器芯块与 I/O 块 ；其中，对于存储器芯块的每两条数据线以及两 个数据项输入到以及从其输出的每两个焊盘，I/O 块被配置为以确定两个数据项与两个焊 盘中的哪个相对应的方式，基于输入地址信号互补地切换互连数据线以及焊盘的组合， 基于有关组合的信息确定两条数据线之一对于其存储器地址进行存取，由此有效地以两 倍的最大存取速率将数据项输入到多个焊盘以及从多个焊盘输出。
优选地，对于存储器芯块的每两条数据线以及对于每两个焊盘，I/O 块可具有被 配置为根据一个给定地址将从存储器芯块读取的两个输出数据项分配到两个焊盘以及与 另一给定地址相一致地切换数据项输出到的焊盘的选择电路，选择电路还被配置为根据 一个给定地址将来自两个焊盘的两个输入数据项分配到两条数据线以及与另一给定地址 相一致地切换数据项输出到的数据线。
优选地，本发明的半导体存储器件还包括设置在半导体基片的元件形成侧上的 用于测试目的的多个焊盘。 在该结构中，本发明的半导体存储器件优选地还可包括被配 置为输出测试结果到半导体基片的集成电路的数据压缩电路，其中用于测试目的的焊盘 的尺寸等于或者大于、且在数目上少于用于数据输入和输出目的的焊盘。
对于数据写入操作，用以上概述的使用的结构，向用于数据输入和输出的在半 导体基片的一个主要表面上形成的多个焊盘馈送写入数据 ( 输入数据 )。 还从外部 ( 如果 提供解码器则从内部 ) 供应地址信号。 以下是与安装的选择电路布置结合的其基本结构 中的 I/O 电路如何操作的说明性解释。
对于数据读取操作，选择电路响应于一个给定地址将从存储器芯块读取的两个 输出数据项分配给上述两个焊盘。 当输入另一地址时，与输入地址相一致地，选择电路 切换数据项输出到的焊盘。 这些是读取操作时的基本 I/O 控制操作。
为了到达给定的不同地址，I/O 电路识别检索数据项输出到的焊盘以及在其上检 索数据项所的数据线。 这使得 I/O 电路能够将输出到两个数据焊盘的两个数据项区别为 与不同存储器地址相对应的不同读取数据。
I/O 电路的基本结构可以两条数据线以及两个焊盘的间隔循环配备。 在另一实 施例中，I/O 电路的基本结构可以四条数据线，即，两条输入数据线以及两条输出数据线 的间隔循环提供。 在又一实施例中， I/O 电路的基本结构可以四个焊盘，即，两个输入 焊盘以及两个输出焊盘的间隔循环设置。 然而，应该注意，在操作中的任一时间，同时 使用两条输入数据线或者两条输出数据线，以及两个输入焊盘或者两个输出焊盘。在数据读取操作中，两个数据项可在给定一个地址的时间与给定下一地址的时 间之间 ( 即，在存取时段期间 ) 输出。 于是有效地以两倍的最大存取速率从器件输出数 据项。 最大存取速率指的是以数据粒度为单位以最短周期执行连续存取的最高速率，数 据粒度被定义为能够通过寻址控制的最窄数据宽度。
以上概述的工作属于数据读取操作。 在数据写入操作中，相反地，在诸如选 择电路之类的基本结构的控制下数据项输出到相关数据线的方向与数据读取操作中的不 同。 在数据写入操作中诸如选择之类的基本工作与数据读取操作中的相同。
在数据写入操作中，I/O 电路也识别数据项输入到的焊盘以及为每个不同地址输 入数据项分配到的数据线。 对于写入操作，这使得 I/O 电路能够将馈送到两个焊盘的数 据项区别为已经发送到存储器芯块的不同列 ( 单元列 )。 I/O 电路还可以识别数据项与列 之间的对应关系。 而且，在写入到存储器芯块之前，以两倍的最大存取速率从器件外部 输入数据项。
通常在半导体基片的元件形成侧上提供测试焊盘，以应付使测试探头与焊盘接 触的需要。 或者，测试焊盘可在后侧上配备 ( 如稍后将作为变型论述的 )。 当在元件形 成侧上提供测试探头时，测试焊盘通常位于没有形成半导体基片的元件的周边，以便接 触压力不会损坏下层。 这意味着测试焊盘的最大数目受芯片尺寸的约束。 通常，该设置 (setup) 中的测试焊盘的尺寸大于而数目少于用于数据输入和输出的焊盘。 虽然有时使得 测试焊盘的尺寸等于数据输入 / 输出焊盘，但是这样的情况相对较少。 用于数据输入和输出的焊盘可以位于芯片的一个主要表面上的任何位置，典型 地使用在最高层上的金属布线。 这意味着在它们的布局中，数据输入 / 输出焊盘具有高 自由度以及被以相对大的数目配备。 当本发明应用于包含普通设置的两倍或者四倍多的 用于数据输入和输出的焊盘的设置时，这点是有利的。 测试焊盘数目的减少能够由数据 压缩电路的适当操作补偿，由此可以测试包括在存储器芯块内的所有存储器单元。
根据本发明的另一实施例，提供了多层芯片半导体器件，包括 ：包含控制块的 第一半导体基片以及包含存储器块的第二半导体基片，第一和第二半导体基片电互连以 形成分层基片结构。 第二半导体基片与以上概述的根据本发明实施例的半导体器件的半 导体基片相对应。 如本发明的半导体器件一样，该实施例的第二半导体基片包括多个用 于数据输入和输出的焊盘，以及相互集成的存储器芯块和 I/O 块。 I/O 块的工作与以上 本发明的半导体器件中的其对应物的工作相同。
如以上概述的，本发明提供能够保持与 DDR 一样高的数据速率并且输入和输出 并行数据而典型地不受外部端子数目约束的半导体存储器以及多层芯片半导体器件。
附图说明 通过阅读以下说明以及附图，本发明的更多优点将变得明显，其中 ：
图 1 是说明在作为本发明第一至第五实施例实施的多层芯片半导体器件中，如 何将芯片分层以及如何将焊盘设置在每个芯片上的示意图 ；
图 2A、图 2B 以及图 2C 是第一实施例与 DDR 设置 ( 比较示例 1) 以及简单地具 有更多焊盘的比较示例 2 的 I/O 块结构的并列的示意图 ；
图 3A、图 3B、图 3C、图 3D 以及图 3E 是示出图 2A 至图 2C 中指示的三种设置
之间的操作的差别的示意定时图 ；
图 4A、图 4B、图 4C 以及图 4D 是示出与第一实施例的相比，第二至第四实施例 的 I/O 块结构的示意图 ；
图 5 是第五实施例的详细电路框图 ；以及
图 6 是示出典型的数据压缩电路的电路框图。 具体实施方式
现在将参考附图按以下标题，描述每个都说明性地实施为多层芯片半导体器件 的本发明的优选实施例 ：
1. 第一实施例 ( 具有两个内部端口以及两个外部端口 ) ；
2. 第二实施例 ( 具有四个内部端口以及两个外部端口 ) ；
3. 第三实施例 ( 具有两个内部端口以及四个外部端口 ) ；
4. 第四实施例 ( 具有四个内部端口以及四个外部端口 ) ；
5. 第五实施例 ( 具有两个内部端口以及四个外部端口的更详细的示例 ) ；以及
6. 变型。 <1. 第一实施例 >
[ 多层芯片结构 ]
图 1 是说明在作为第一实施例的多层芯片半导体器件中，如何将芯片分层以及 如何将焊盘设置在每个芯片上的示意图。 图 1 中的多层芯片半导体器件 1 由半导体存储 器件芯片 ( 以下简称为半导体存储器件 2) 以及其上层叠 (layered) 半导体存储器件 2 的另 一芯片 3 组成。 说明性地，在将要构成系统 LSI 的情况下，通过在芯片 3 上层叠半导体 存储器件 2 来形成半导体器件 1，半导体存储器件 2 包括集成存储器元件的第二半导体基 片 2A，芯片 3 具有集成诸如系统控制器之类的控制块以及逻辑块的第一半导体基片。
在该结构中，在半导体存储器件 2 的一个主要表面上大量提供多个用于数据输 入和输出的焊盘 ( 以下称为层连接焊盘 21)。 在半导体存储器件 2 的前侧 ( 元件形成侧 ) 的周边上，为了测试目的配备预定数目的测试焊盘 22。
以下，连接到芯片 3 的半导体存储器件 2 的那一侧可被称为后侧，这是由于该侧 与元件形成侧相对。 在稍后将要论述的实施例的一个变型中，层连接焊盘 21 可以在与元 件形成侧相同的侧上形成。
在图 1 的示例中，层连接焊盘 21 尺寸上小于测试焊盘 22，以便可将它们密集地 组装 (populate)。 层连接焊盘 21 电以及机械地连接到在芯片 3 的前侧 ( 元件形成侧 ) 上 形成的焊盘 31。
说明性地，用于裸芯片安装的这些焊盘 ( 层连接焊盘 22 以及焊盘 31) 可以在一 侧上作为凸块 (bump)( 由焊料构成 )、而在另一侧上作为槽脊 (land)( 与布线层相同 ) 形 成。 在图 1 的示例中，半导体存储器件 2 的后侧上形成的层连接焊盘 21 是凸块，而芯片 3 的前侧上形成的焊盘 31 是槽脊。
虽然焊料凸块的形状通常是圆的，如图 1 的侧视图所示，但是它们也可以是球 凸块。 又或者，凸块可以由诸如导电粘接层 ( 即，由压力粘接保持其导电状态的导电颗 粒 ) 的多种连接端子代替。 再或者，连接端子可被压力粘接到槽脊 ( 由虚线指示 ) 以确
保电连接。
在图 1 的示例中，为每预定的多个层连接焊盘 21 提供尺寸相对大的每个测试焊 盘 22。 在该设置中，因为在测试期间测试焊盘 22 与探针或者测试管脚接触，所以测试焊 盘 22 以相对大的间距定位。 还有，相应地，焊盘尺寸必须被造得更大。 这意味着很多 不能提供与层连接焊盘 21 一样多的测试焊盘 22。 因此测试焊盘 22 定位在半导体存储器 件 2 的前侧的周边上。
测试焊盘 22 位于芯片的周边上的原因是周边没有在其中形成的电路元件。 如果 诸如晶体管之类的元件在测试焊盘 22 下的层中形成，则当将探针或者测试管脚压在测试 焊盘 22 上时，会损坏这些元件。 为了避免这种损坏，通常将测试焊盘 22 的位置限制在 半导体存储器件 2 的周边。
在实施本发明的情况下，需要作为两倍至四倍那么多的层连接焊盘 21 的 DDR 方 案通常所要求的外部端子，以便保持相当于该方案的外部数据速率。 如果这样多的层连 接焊盘 21 定位在芯片周边上，则将使得半导体存储器件 2 的芯片尺寸相应地更大，这不 是所希望的开发。 为了避免该瓶颈，图 1 的设置具有定位在将要在半导体存储器件 2 上 形成元件的芯片周边内的区域的后侧上的多个用于数据输入和输出的层连接焊盘 21。 不同于测试焊盘 22，层连接焊盘 21 可以在芯片的主要表面上的任何地方形成。 同时，层连接焊盘 21 不与探针或者测试管脚接触，以便它们不损坏元件。 为此，层连接 焊盘 21 能够在除了芯片周边之外的区域中形成，以及因此能够安装比与将它们定位在周 边上时更多的层连接焊盘 21。
并不强制将层连接焊盘 21 定位在如图 1 所示的芯片的后侧上。 说明性地，在另 一芯片 3 被安装到安装了存储器的半导体存储器件 2 的芯片上 ( 用于裸芯片安装 ) 的地 方，由槽脊或者凸块组成的层连接焊盘 21 定位在与测试焊盘 22 相同的元件形成侧上。 在 该布置中，芯片 3 的焊盘 31 位于后侧上。 然而，在测试焊盘 22 定位在芯片周边上以及 层连接焊盘 21 位于周边内部的方面，该设置也与图 1 的相同。
如上所述构造的半导体器件 1 的存储器块可以是 DRAM、SRAM、非易失性存储 器、或者任意其它类型的存储器。 非易失性存储器可以是多种类型。 诸如以可充电存储 器晶体管作为其存储器元件的非易失性存储器、以电阻改变元件作为其存储器元件的非 易失性存储器、或者以磁性元件作为其存储器元件的非易失性存储器。 在这些情况的任 意一个中，当适当地实施时，本发明以比之前更低的操作频率提供相当于 DDR 方案的外 部数据速率，如稍后将论述的。
[DDR 方案 ]
首先，以下使用 SDRAM 作为示例，简要解释与本发明相比的 DDR 方案。 SDRAM 是与存储器总线 ( 即，用于外部 I/O 电路的 I/O 总线 ) 的操作频率同步地、 其存储器芯块传输数据到外部 I/O 电路以及从外部 I/O 电路传输数据的 DRAM。 在 SDRAM 之前的存储器的操作独立于存储器总线的操作频率，且与存储器总线的操作频率 异步。 因为在操作中存储器芯块和存储器总线之间断开，所以需要有延迟 ( 即，等待时 间 (latency)) 以为其间的同步作准备。
由 SDRAM 绕过以上瓶颈。 SDRAM 的存储器芯块与存储器总线的操作频率同步 地写入以及读取数据。 更具体地说，当使操作同步的时钟信号从 “0” 改变为 “1” 时
( 在上升沿 )，存储器芯块读取或者写入数据。 SDRAM 具有在减少处理器与存储器芯块 之间的延迟的同时使存储器控制器的结构简单化的优点。
还有，SDRAM 可以采用被称为 “2n 预取 (prefetch)” 的技术，其使每单位时间 存储器芯块的读取 / 写入速度并行地加倍或者成为四倍 ；说明性地与 I/O 块的相比较，相 对地难以增加存储器芯的读取 / 写入速度。
也可采用被称为 “双倍转换计时 (clocking)”的技术，其通过适当地调节用于数 据传输到外部总线以及从外部总线传输的定时允许每单位时间之前两倍的数据的传输。 按照采用该技术的 DDR 方案，指定一个地址根据预定规则确定两个地址 ：数据在时钟信 号的上升沿出现的地址，以及数据在时钟信号的下降沿出现的地址。 因此一个时钟脉冲 允许传输两个数据位。
较早提到的技术 “2n 预取” 使同时检索的两个或者四个数据项被串行传输到外 部数据总线。 在这种情况下，必须使 I/O 块的操作频率 ( 即，外部数据速率 ) 高达存储 器芯块的内部数据速率的两倍或者四倍。 这样难以保证数据波形质量。
同时，也在以上提到的技术 “双倍转换计时” 要求相位相互相反的双相位时钟 信号以及数据选通信号。 这些信号被添加到现有的控制信号上。 这使外部 I/O 电路的结 构复杂化。
该实施例被构造为减少控制信号的数目的任意增大以及最小化增加 I/O 块的操 作频率所造成的缺点，从而允许并行数据输入和输出，而典型地不受外部端子的数目的 约束。 以下是对该实施例的工作以及结构的详细说明。 在随后的描述中，该实施例预先 假定采用 “2n 预取” 技术，但是可以或者可以不与 “双倍转换计时” 技术结合地使用。
[ 本发明的实施 ：概述 ]
以下参考图 2A 至图 3E 概述如何实施本发明。 图 2A、图 2B 以及图 2C 是概述 I/O 块的结构的示意图 ；以及图 3A 至图 3E 是说明 I/O 块如何根据定时操作的示意定时 图。
如图 2A 至图 2C 所示，半导体存储器件具有存储器芯块 4、以及插入在存储器芯 块 4 与外部端子 ( 对应于图 1 中的层连接焊盘 21) 之间并且控制数据输入和输出的 I/O 块 5。 I/O 块 5 的外部端子与外部数据总线连接，未示出。 在图 1 的示例中，从半导体存 储器件 2 的观点来看，芯片 3 中的总线与 “外部数据总线” 相对应。
图 3A 示出与控制到以及来自外部数据总线以及存储器芯块的数据输出和输入的 I/O 块 5 同步的时钟信号 CLK 的波形。 时钟 CLK 说明性地被从芯片 3 经由层连接焊盘 21 之中的专用时钟焊盘而馈送到半导体存储器件 2。 替代地，时钟 CLK 可被从外部经由 能够以与测试焊盘 22 相同的方式线粘接到器件 2 上的专用时钟焊盘而馈送到半导体存储 器件 2。
图 3B 示出与时钟 CLK 同步的地址 ADD 的输入示例。 在图 1 的示例中，地址 ADD 通常被从芯片 3 经由层连接焊盘 21 之中的专用地址焊盘而馈送到半导体存储器件 2。
通过图 2A 中的相关的 I/O 块结构以及图 3C 中相对应的数据输入 / 输出定时两 者说明根据具有 2 的突发长度的 DDR 方案的存取示例 ( 比较示例 1)。 通过图 2B 中的 相关的 I/O 块结构以及图 3D 中相对应的数据输入 / 输出定时两者说明简单地使外部端子( 层连接焊盘 21) 的数目加倍以便以相当于 DDR 方案的数据速率并行输出数据的另一示 例 ( 比较示例 2)。
与这些比较示例相对，通过图 2C 中的相关的 I/O 块结构以及图 3E 中相对应的 数据输入 / 输出定时两者说明本发明的第一实施例。
以下是通过与图 2A 以及图 2B 所示的两个比较示例的结构以及工作进行比较， 关于图 2C 所示的实施例的 I/O 块的结构以及操作的特征的说明。 图 2A 至图 2C 的每一 个都示出 I/O 块的基本结构。 在实际器件中，为每两条数据线循环地配备每个所说明的 基本结构。
因为突发长度是 2，所以图 2A 所示的 DDR 方案的比较示例 1 包含到和来自两条 不同的数据线的生效 (effecting) 数据输入和输出。 两条数据线中的每个与预定数目的存 储器单元连接。 一旦输入行地址 ( 未示出 )，就存取预定数目的存储器单元。 根据输入 到地址端子 502 的 ( 列 ) 地址 A0 或者 A1 进行列的选择，即，确定对于数据输入或者输 出存取两条数据线中的哪条。
在图 2A 的比较示例 1 中，I/O 块具有给定地址 A0 或者 A1 的并行 - 串行转换块 501。 如果给定 ( 列 ) 地址是 A0，则并行 - 串行转换块 501 将输入或者输出数据 D0 的一 条数据线与公共地用于输入和输出的外部端子 503 连接。 如果给定 ( 列 ) 地址是 A1，则 并行 - 串行转换块 501 将输入或者输出数据 D1 的另一条数据线与用于输入和输出两者的 外部端子 503 连接。 给定地址 A1，在已经切换将要连接的数据线之后执行以上操作。 为此，因为响 应于较早给定的地址 A0 首先输出数据 D0，然后输出数据 D1，所以外部 I/O 总线数据组 成串行数据。 当稍后给定地址 A1 时，数据 D1 首先被输出到外部 I/O 总线上，然后串行 地输出数据 D0。
以上操作在图 3C 的定时图中示出。 定时图指示数据项输入以及沿着表示时间 “t”的横轴输入的顺序。 因此，向图左边示出的数据越早，数据输出到总线上越早。 应 该注意，关于图 3C 中的数据以及图 2A 至图 2C 中的外部 I/O 总线数据，数据 D0 以及数 据 D1 依次反转。
在图 2B 的比较示例 2 中，I/O 块的基本结构 504 不具有并行 - 串行转换的功能。 通过使用与图 1 同样的方式定位的层连接焊盘 21，比较示例 2 具有比较示例 1 的两倍多的 外部端子。 在图 2B 中，用于与数据 D0 相对应的输入 / 输出 0 的层连接焊盘 21 由附图 标记 21A 指示。 同样地，用于与数据 D1 相对应的输入 / 输出 1 的层连接焊盘 21 由附图 标记 21B 指示。
当给定地址 ( 例如，图 2B 中的地址 A0) 时，如上所述构造的比较示例 2 使得两 条数据线能够输入或者输出相对应的数据 D0 以及 D1。 当给定另一地址 A1 时，同样地 执行该操作。
然而，在比较示例 2 中，层连接焊盘 21A 的输入 / 输出 0 以及层连接焊盘 21B 的 输入 / 输出 1 组成与图 3D 相同的并置的并行数据。 这意味着不能由地址区别数据。 也 就是说，以图 1 所示的层连接焊盘 21 的形式简单地配备的两倍多的外部端子使得表面上 的数据速率为两倍高，但事实上没有使实际可用数据速率 ( 即，有效数据速率 ) 加倍。
与比较示例 2 相对，图 2C 所示的该实施例的基本结构具有并入能够根据输入地
址信号互补地切换互连数据线以及焊盘的组合的选择电路 51_1 的 I/O 块 5。 I/O 块 5 还 包括 I/O 控制器 50。 虽然 I/O 控制器 50 本身已经被包括在图 2A 的 DDR 设置 ( 即，比 较示例 1) 中，但是该实施例的 I/O 控制器 50 控制选择电路 51_1。
选择电路 51_1 可以响应于地址 A0 将从存储器芯块 4 的两条数据线读取的两个输 出数据项分配到层连接焊盘 21A 以及 21B，并且可以根据另一地址 A1 切换数据项输出到 的焊盘。 还有，选择电路 51_1 可响应地址 A0 将来自两个焊盘 (21A 以及 21B) 的两个输 入数据项分配到以上的两条数据线，并且可以根据另一地址 A1 切换数据项输出到的数据 线。
以上功能替代地可通过除了能够互补地切换以上两个输入以及两个输出数据项 的选择器 ( 即，选择电路 51_1) 之外的布置实施。 例如，假定存储器芯块 4 的存储器能够 输出如 SRAM 情况下的互补数据，以及图 2C 所示的两条数据线是互补数据线。 给定该假 定，一旦输入地址 A0，可以使用反相器来从一条数据线的数据生成两个数据项 D0 以及 D1 ；一旦输入另一地址 A1，可利用另一反相器来使用两个焊盘生成反向逻辑的两个数据 项 D1 以及 D0。
在以上每种情况中， I/O 控制器 50 本身基于响应于地址生成的控制信号而获取 有关经由两个焊盘 (21A 以及 21B) 输入或者输出的数据项 D0 以及 D1 与哪条数据线相对 应的信息。 I/O 控制器 50 可以通过与利用外部 I/O 总线数据的外部部分 ( 诸如图 1 的芯 片 3 内的控制块 ) 交换相应信息来区别数据。 如所述，本发明的 I/O 块 5 具有以下的至少两种基本功能 ：
(1) 基于输入地址信号 (A0 或者 A1) 而互补地切换用于存储器芯块 4 的每两条数 据线以及两个焊盘 (21A 以及 21B) 的互连数据线与焊盘的组合的功能 ；以及
(2) 确定所包含的数据项与两条数据线的哪条相对应的功能，基于有关由以上功 能 (1) 提供的组合的信息而确定对于其存储器地址存取两条数据线之一。
以上功能 (1) 也可以说成是互补地切换两个焊盘 (21A 以及 21B) 作为与地址 A0 相对应的第一数据 D0 的输入 / 输出的目的地或者作为与另一地址 A1 相对应的第二数据 D1 的输入 / 输出的目的地的功能。 该功能应用于同时输入或者输出两个单元数据项的突 发操作。
以上两个功能允许第一实施例的半导体存储器件有效地以两倍的最大存取速率 输出数据到多个层连接焊盘 21 或者从多个层连接焊盘 21 输入数据。 最大存取速率指的 是以数据粒度为单位以最短周期执行连续存取的最高速率，该数据粒度被定义为可以通 过寻址控制的最窄数据宽度。
这里为了说明，将根据图 3A 至图 3E 着手处理地址 A0。 在脉冲的上升沿 Ua 取 地址 A0。 在下一上升沿 Ub，输入或者输出数据 D0。 然后在相同脉冲的下降沿，输入 或者输出数据 D1。 因此最小地址内距离 ( 与最大存取速率相对应 ) 是时钟 CLK 的两个 周期。
然而，以上布置并不是限定本发明。 或者，当仅在脉冲的上升沿输入或者输出 数据时，即，当没有采用前面提到的技术 “双倍转换计时” 时，仍然可以应用本发明。 在任何情况下，当适当地实施时本发明可以使得用于数据输入和输出的速率高达 DDR 方 案的两倍，而不增加 I/O 块 5 的频率。
<2. 第二实施例 >
与图 4A 的第一实施例相比，图 4B 至图 4D 示意地示出第二至第四实施例的结 构。 在这些结构中，没有示出图 2C 中存在的 I/O 控制器 50。 图 4B 概述关于第二实施 例的 I/O 块 5 的典型结构。
在图 4B 的 I/O 块 5 中，选择电路 51_2 包括两个外部端口 ( 层连接焊盘 21A 以 及 21B)，每个公共地用于数据输入和输出。 该布置与图 4A 的第一实施例中的选择电路 51_1 的相同。
图 4B 中的选择电路 51_2 不同于图 4A 中的选择电路 51_1 在于，选择电路 51_2 具 有与存储器芯块 4 拥有的输入数据线 DL1 以及输出数据线 DL2 相对应的四个内部端口。 更具体地说，选择电路 51_2 具有分别连接到每个输入数据线 DL1 的两个内部输入端口， 以及分别连接到每个输出数据线 DL2 的两个内部输出端口。
相比之下，图 4A 所示的第一实施例的选择电路 51_1 具有分别连接到公共地用于 数据输入和输出的每个输入 / 输出数据线 DL0 的两个内部端口 ( 内部输入 / 输出端口 )。
如同第一实施例，第二实施例可有效地以两倍的最大存取速率通过多个层连接 焊盘 21 输入或者输出数据。 替代地，第二实施例可以使数据输入或者输出的速率高达 DDR 方案的相当速率的两倍，而不增加 I/O 块 5 的频率。 第二实施例特别有利于诸如具有单独附加到存储器单元上的输入和输出的双端 口 SRAM 之类的设置。 因为没有同时使用输入数据线对 DL1 与输出数据线对 DL2，所以 图 4B 的结构也可应用于其数据线没有单独用于输入和输出的 DRAM 等。
<3. 第三实施例 >
图 4C 示意性地示出关于第三实施例的 I/O 块 5 的典型结构。 图 4C 所示的 I/O 块 5 具有选择电路 51_3，其与图 4A 中的第一实施例的其对应物相同的在于选择电路 51_3 具有两个内部端口。 这两个内部端口分别连接到两条输入 / 输出数据线 DL0 的每个。
图 4C 中的选择电路 51_3 不同于图 4A 中的选择电路 51_1 在于，选择电路 51_3 中为了数据输入和输出目的单独配备外部端口。 更具体地说，半导体存储器件具有用于 输入目的的两个焊盘 ( 数据输入焊盘 21c 以及 21d) 以及用于输出目的的两个焊盘 ( 数据 输出焊盘 21e 以及 21f)。 相应地，选择电路 51_3 具有分别连接到每个数据输入焊盘 21c 以及 21d 的两个外部输入端口。 选择电路 51_3 还具有分别连接到每个数据输出焊盘 21e 以及 21f 的两个外部输出端口。
选择电路 51_3 是互补地切换为了数据输入和输出目的单独配备的、作为根据一 个地址 A0 的第一数据项的输入 / 输出的目的地或者作为与另一地址 A1 相对应的第二数据 项的输入 / 输出的目的地的焊盘对的电路。 第一数据项一旦输入就变成 “D0”，而一旦 输出就变成 “Q0”。 第二数据项一旦输入就变成 “D1”，而一旦输出就变成 “Q1”。
选择电路 51_3 的上述功能应用于将两个单元数据项同时输入或者输出的突发操 作。 更具体地说，当选择数据输入焊盘 21c 时，选择数据输出焊盘 21e ；当选择数据输入 焊盘 21d 时，选择数据输出焊盘 21f。
如同第一实施例，第三实施例可有效地以两倍的最大存取速率通过多个层连接 焊盘 21 输入或者输出数据。 替代地，第三实施例可以使数据输入或者输出的速率高达 DDR 方案的相当速率的两倍，而不增加 I/O 块 5 的频率。
<4. 第四实施例 >
图 4D 示意性地示出关于第四实施例的 I/O 块 5 的典型结构。 图 4D 中的 I/O 块 5 具有选择电路 5I_4，对于在内部以及外部侧两者上的数据输入和输出目的单独配备其端 口。 该布置集成了第二实施例与第三实施例的端口布置。
如同第一实施例，第四实施例可有效地以两倍最大存取速率通过多个层连接焊 盘 21 输入或者输出数据。 替代地，第四实施例可使数据输入或者输出的速率高达 DDR 方案的相当速率的两倍，而不增加 I/O 块 5 的频率。
<5. 第五实施例 >
第五实施例是更详细地示出第三实施例 ( 图 4C 中 ) 的实施例。 图 5 是示出关于 第五实施例的半导体存储器件 2 中的 I/O 块的详细结构的电路图。
图 5 中所示的半导体存储器件 2 具有由 I/O 控制器 50 以及由此控制的组件 ( 即， 虚线围住的部分，以下称为 I/O 切换块 5A) 组成的 I/O 块 5。 I/O 切换块 5A 具有组成选 择电路 51_3 的四个选择器 SEL0 至 SEL3。 两个接收器电路 RCV0 以及 RCV1 一方面插 入在选择器 SEL0 以及 SEL1 之间而另一方面插入在内部输入焊盘 21c 以及 21d 之间。 两 个触发器电路 FF2 与 FF3 以及两个输出驱动器电路 DRV0 与 DRV1 一方面插入在选择器 SEL2 以及 SEL3 之间而另一方面插入在内部输出焊盘 21e 以及 21f 之间。
另外在 I/O 切换块 5A 中，两个触发器电路 FF0 与 FF1 以及两个缓冲器电路 BUF0 与 BUF1 一方面插入在选择器 SEL0 与 SEL1 之间而另一方面插入在存储器芯块 4 中的输 入 / 输出数据线 DL0 之间。 I/O 切换块 5A 还包括两个生成器 GENd 与 GENq。 生成器 GENd 生成用于控制选择器 SEL0 与 SEL1 的第一选择信号 S1，而生成器 GENq 生成用于 控制选择器 SEL2 与 SEL3 的第二选择信号 S2。
选择器 SEL0 的第一和第二输入端分别连接到接收器电路 RCV0 与 RCV1 的输出 端。 接收器电路 RCV0 的输入端连接到内部输入焊盘 21c，而接收器电路 RCV1 的输入 端连接到内部输入焊盘 21d。
第一选择信号 S1 可以经由反相器 INV 输入到选择器 SEL0 的控制输入端 ；第一 选择信号 S1 还可以输入到选择器 SEL1 的控制输入端。 第二选择信号 S2 可以分别输入 到选择器 SEL2 与 SEL3 的控制输入端。
经由 I/O 控制器 50 从层连接焊盘 21g 与时钟 CLK 一起馈送四个触发器电路 FF0 至 FF3 的时钟输入。 I/O 控制器 50 是一种层连接焊盘 21( 在图 1 中 )。 照此，I/O 控制 器 50 可准许来自内部焊盘 21g、21h 以及 21j 的时钟 CLK、命令 CMD 以及地址 ADD 用 于正常操作。 I/O 控制器 50 也是一种用于测试的测试焊盘 22。 照此，I/O 控制器 50 可 以准许来自外部焊盘 22a、22b、22c 以及 22d 的测试时钟 TCLK、测试命令 TCMD 以及测 试地址 TADD。
I/O 控制器 50 具有将输入地址 ADD 分离 ( 或者解码 ) 成作为馈送到 I/O 切换块 5A 的信号的输入地址 IADD 以及输出地址 OADD 的性能。 输入地址 IADD 被发送给生 成器 GENd 而输出地址 OADD 被转送到生成器 GENq。
I/O 控制器 50 发送输入控制 A 信号 (ICA) 到接收器电路 RCV0 以及 RCV1，且 发送输出控制 A 信号 (OCA) 到输出驱动器电路 DRV0 以及 DRV1。 还有，I/O 控制器 50 馈送输入控制 B 信号 (ICB) 到生成器 GENd，且馈送输入控制 C 信号 (ICC) 到缓冲器电路 BUF0 以及 BUF1。 另外，I/O 控制器 50 提供输出控制 B 信号给生成器 GENq。 响应 于命令 CMD 生成并且输出这些控制信号。
上述结构按以下操作 ：在晶片测试时间，将测试时钟 TCLK、测试命令 TCMD 以及测试地址 TADD 从测试焊盘 22a 至 22d 输入到 I/O 控制器 50。 测试数据 TDQ0 在一 方面公共地用于输入和输出的测试焊盘 22a 和另一方面的外部测试器之间交换以便执行测 试。 此时将要输入的测试数据包括期望值数据。 将要输出的测试数据包括由如图 5 所示 的半导体存储器件 2 中提供的数据压缩电路 (COMP)6 压缩的测试读取数据。
图 6 是示出数据压缩电路 6 的典型电路结构的电路框图。 图 6 所示的数据压缩 电路 6 提供有与来自 I/O 切换块 5A 的输出 ( 或者可以是所有输出的一部分 ) 的数目一样 多的第一级异或门 (EXOR)。 从第二级至最后级，输出的数目使用 NOR 电路逐渐减少。 最终，数据被压缩成一个测试数据项 TDQ。
将期望值给予第一级异或门 (EXOR)。 因此如果期望值即使不同于逻辑 1 位， 也输出逻辑 “0”，这指示测试数据 TDQ 的测试失败 ；如果所有位都相互符合，则输出 逻辑 “1”，这指示测试成功通过。
以上数据压缩电路 6 以及测试焊盘 22 并不强制用于实施本发明。 而且，鉴于大 量配备的层连接焊盘 21 可以不由测试焊盘 22 的相同数目匹配这一事实，优选地以压缩数 据格式输出测试结果。 不需要提供与层连接焊盘 21 的总数一样多的输入 / 输出测试数据 TDQ0 ；可以有未用作测试数据 TDQ0 的数据。 回到用于说明功能的图 5，通常在晶片 状态下执行测试。 在将芯片分层之后，I/O 控制器 50 执行除测试功能之外的其它功能。 其它功能包括从层连接焊盘 21g 至 21i 输入时钟 CLK、命令 CMD 以及地址 ADD。 因为 在芯片安装之后测试路径处于高阻抗状态 (HiZ)，所以半导体存储器件 2 使用层连接焊盘 21c 至 21f 来与芯片 3( 图 1) 交换数据。
接收器电路 RCV0 以及 RCV1 具有切换两种状态的功能 ：高阻抗状态 (HiZ) 以 及使用输入控制 A 信号 (ICA) 接受第一输入数据项 D0 以及第二输入数据项 D1 的输入接 受状态。 在测试时，接收器电路 RCV0 以及 RCV1 提供以从输入 / 输出测试数据 TDQ0 输入的数据替换第一数据项 D0 的功能。
输出驱动器电路 DRV0 以及 DRV1 具有切换两种状态的功能 ：高阻抗状态 (HiZ) 以及使用输出控制 A 信号 (OCA) 输出第一输出数据项 Q0 以及第二输出数据 Q1 的输出状 态。 在测试时，输出驱动器电路 DRV0 以及 DRV1 提供输出输入 / 输出测试数据 TDQ0 的功能。
选择器 SEL0 以及 SEL1 具有根据生成器 GENd 生成的第一选择信号 S1 选择性地 连接第一输入数据项 D0 与第二输入数据项 D1 到两个内部输入端口之一的功能。
选择器 SEL2 以及 SEL3 提供两个功能 ：与生成器 GENq 生成的第二选择信号 S2 相一致地选择两个内部端口将连接到两条输入 / 输出数据线 DL0 的的哪条的功能，以及 停止通过两个内部输入端口输入数据的功能。
在第一输入数据项 D0 以及第二输入数据项 D1 被输入到芯片中之前，提供缓冲 器电路 BUF0 以及 BUF1 来缓冲它们。 缓冲器电路 BUF0 以及 BUF1 提供两个功能 ：基 于从 I/O 控制器 50 馈送的输入控制 C 信号 (ICC) 而将选择器 SEL0 以及 SEL1 选择的数 据输出到两个内部输入端口的功能，以及停止通过两个内部输入端口输出数据的功能。在图 5 的设置中，第一与第二输入数据项 D0 与 D1 以及第一与第二输出数据项 Q0 与 Q1 的每一个都是 32 位长。 在该设置中， I/O 切换块 5A 重复 16 次图 5 所示的基 本结构，由此组成相当于 DDR 方案的 32 位输入 / 输出布置。
<6. 变型 >
在图 1 中，示出第一半导体基片 ( 芯片 3) 的面积比半导体存储器件 2 的大。 然 而，这并不是限制本发明。 相反，半导体存储器件 2 的面积可以比第一半导体基片的 大。 并不强制通过线粘接从第一半导体基片 ( 芯片 3) 的焊盘 ( 未示出 ) 说明性地引出外 部端子。 例如，可以不在第一半导体基片 ( 芯片 3) 侧而在半导体存储器件 2 的周边与测 试焊盘 22 一起配备大量用于外部连接的焊盘。 可以在芯片 3 的后面由球栅阵列 (BGA) 或者硅通孔实现基片与芯片之间的连接。
芯片 3 可以作为裸芯片安装在半导体存储器件 2 上。 在这种情况下，半导体存 储器件 2 拥有的层连接焊盘 21 可以是连接到由 BGA 组成以及在芯片 3 的后侧 ( 即，半导 体存储器件 2 侧 ) 上配备的焊盘 31 的槽脊。
不考虑在芯片 3 上安装半导体存储器件 2 或者反之亦然 ( 即，图 1 中的状态 )， 测试焊盘 22 可以在与层连接焊盘 21 相对的芯片表面上形成。 图 1 示出在元件形成侧上 提供测试焊盘 22 而在相对侧的芯片后面提供层连接焊盘 21 的设置。 然而，应当注意， 元件形成侧可以由层连接焊盘 21 侧上的芯片表面构成。 也就是说，测试焊盘 22 可以在 与元件形成侧相对的后侧上形成。 在这种情况下，后面的测试焊盘 22 说明性地通过硅通 孔 ( 所谓的 TSV) 电连接到元件形成侧上的电路。 半导体存储器件 2 拥有的层连接焊盘 21 的布局并不局限于图 1 所示的。 可以以 两侧对称的方式安排层连接焊盘 21，如图 1 所示。 替代地，可以两侧以及垂直对称的方 式安排焊盘 21。 更具体地说，层连接焊盘 21 可仅位于大约在芯片中间，即，到芯片四个 角的距离相等的区域。 又或者，层连接焊盘 21 可以位于包括周边的区域，其通过近似芯 片中心而将芯片纵向以及横向地分成四个部分。 再或者，层连接焊盘 21 可以位于在除了 分成四个部分之外的任意数目的划分区域中。
同样地，测试焊盘 22 的布局并不局限于图 1 所示。 替代地，测试焊盘 22 可以 被安排在两行或者更多行中。 又或者，测试焊盘 22 可不仅位于芯片的周边上而且可以位 于芯片表面下的区域中。
如果测试焊盘 22 的焊盘尺寸以及间距大于层连接焊盘 21 的，则配备的测试焊盘 22 的数目以及它们的位置经常受到约束，尤其是在与元件形成侧相同的侧上提供焊盘 22 的地方。 然而，因为也可以在元件形成侧相对的后侧上配备测试焊盘 22，所以没有以上 约束。
同时，即使测试焊盘 22 的尺寸大约与层连接焊盘 21 一样小，因为使用有限数目 的使用中的测试器的输入输出接头对大量芯片同时进行测试而降低测试成本的需要，所 以测试焊盘 22 的数目也经常受到限制。 用这样的方式，测试焊盘 22 的尺寸和数目以及 它们的位置由各种因素确定。 可以通过适当地考虑这些因素形成测试焊盘 22。
在图 1 中，示出尺寸大于层连接焊盘 21 的测试焊盘 22。 替代地，两种焊盘的尺 寸可以相等。 又或者，可以形成测试焊盘 22 的尺寸小于层连接焊盘 21。
在图 1 中，示出测试探头为尖锐指向的金属管脚。 替代地，可以形成每个测试
探头在尖端具有多个凸块以及凹陷 (hollow)、且能够由反作用力致动地在外部气缸内往 复。 随着测试探头的形状变得更精细，测试焊盘 22 的尺寸可以等于或甚至小于层连接焊 盘 21。 在此情况下，仍然可以有利地实施本发明。
在上述第四实施例中，示出选择电路 5I_4 在输入和输出侧两者上具有选择功 能。 替代地，选择功能可仅局限于数据输入侧。
以上论述的本发明的第一至第四实施例以及它们的变型提供以下主要优点 ：第 一，以比以前安装更大数目的层连接焊盘 21 的方式配备层连接焊盘 21 以及测试焊盘 22。 提供选择电路，以一旦数据输入和输出就将数据分配给层连接焊盘对 21，以及互补地切 换用于给定附加地址的数据输入和 / 或输出的目的地。 该布置允许在多层芯片设置中数 据输入和输出的高频率 ( 例如，数据速率 )，以及容许在测试时使用减少的数目的焊盘同 时测试多个芯片。 因为层连接焊盘 21 位于芯片周边内，所以焊盘布局不引起加大芯片面 积。
当具体表现为如上所述时，在提供与 DDR 所定义的一样多的地址时，本发明有 效地以一半数据频率提供相当于 DDR 方案的数据速率。
另外，本发明提供的功能相当于 DDR 方案的功能。 因此，在实施本发明时，为 芯片控制电路提供 DDR 定义的算法是可能的。 因为在本发明的实施中将存储器分层，所 以缩短了存储器之间的输入 / 输出路径，以便可以显著地减少电流损耗。 通 过 根 据 本 发 明 的 降 低 的 数 据 输 入 和 输 出 的 频 率， 有 可 能 在 不 使 用 DDRSDRAM 所需要的数据选通信号 (DQS) 的情况下发送以及接收数据。 也可能在不使 用时钟的下降沿的情况下保证相当于 DDR 方案的数据速率。 在这种情况下，本发明的设 置保证适当的定时，而不使用 DDR SDRAM 所需要的反相位时钟信号 (/CLK)。 使用时 钟的下降沿也是可能的，这使得在使用中数据速率加倍，即，实现 DDR 方案的两倍的数 据速率成为可能。
本申请包含与于 2009 年 9 月 18 日在日本专利局提交的日本优先权专利申请 JP 2009-217410 中公开的相关的主题，在此通过引用并入其全部内容。
本领域技术人员应该理解，只要在所附权利要求或者其等价物的范围内，取决 于设计要求及其它因素，可以进行多种修改、组合、部分组合以及替代。