存储器电路中的并行输出缓冲器 本发明一般涉及集成电路存储器，特别涉及一种具有多种结构的存储器电路。
高密度存储器集成电路，如随机存取存储器(RAMs)，通常以存储器的比特数和它们所具有的数据输入/输出(I/O)端子的数量为特征。例如，一个具有16,707,216比特存储量和1个I/O端子的RAM一般被标识为16MegX1RAM。有4个I/O端子的16Meg RAM被称为4MegX4RAM。为了满足各种应用的要求要提供不同的结构，如X1，X4，X8或X16，存储器芯片制造商要制造能满足最大所需I/O端子数(如X16)的多I/O端子存储器电路，然后该电路在金属掩模(metal mask)或用连接线装配过程中被编程以获及特定数量的数据I/O端子。这允许制造商利用相同的管芯(die)来生产具有不同结构(如4MegX4，2MegX8，1MegX16)的存储器芯片。
但是，使用这种方法时会导致一些损失，每个输出端子由一个被设计成用于驱动与I/O管脚耦合的外部负载的输出缓冲器所驱动，当目前已有的存储器芯片上配置有很少的I/O端子时，提供了可配置成X4，X8，或X16的多种选择的这种存储器芯片会中止未被使用地输出缓冲器。例如，如果这样一个存储器芯片被编程为X4，则剩余的十二个输出缓冲器被中止，输出缓冲器一般使用很大的器件以使该电路能驱动大的外部电容负载。为了防止在管脚处释放静电的特殊设计又被加到体积已经很大的输出缓冲器上，因此，在一个能提供X16结构的芯片上，一个X4结构会导致大量硅面积的浪费。
现有方法的另一个问题是不管配置如何，驱动器晶体管的尺寸是固定的。输出信号的瞬态特性是与输出点相关的有效电阻R，电感系数L和电容C的函数，输出信号在一给定的L和C下经过零突增时的电阻最小值由给定用于串接的RLC网络。这个值被称为标准电阻Rcr。对给定了一个L和C的情况来说，一个大于Rcr的有效输出阻抗Rout会引起输出信号的过度衰减，一个小于Rcr的Rout会引起输出信号的突增。设计者要选择用在输出缓冲器电路中的输出晶体管的尺寸以获得一个最佳的输出信号瞬态特性的特定Rout，一般Rout被制成小于Rcr以获及一个较快的，能引起可接受的突增量的上升时间，从而晶体管尺寸是基于在相关I/O板的有效负载电感和伴随的电容的，但是，因为在一个I/O端子的负载电感主要是由与一个板相连的封装引线构架和连接线引起的，所以I/O板的编程引起了用于不同结构中输出缓冲器的有效负载电感的改变，从而，为了提供优化的输出信号瞬态特性，在从一个X16结构变到X4结构时，输出晶体管的大小必须变化。
例如，一个提供了X4，X8或X16多种选择结构的RAM电路可有四个正电源板(VDD)四个负电源板(VSS)板，16个输出缓冲器被以四个缓冲器为一组分成四组，每一组与一个独立的电源板相连。在那种情况下，在X16结构中每四个活化缓冲器共享同一个电源板；而在X4结构中每个电源板只与一个活化缓冲器相连，通过一个电感器的电压e为L(di/dt)，从而，在四个缓冲器与同一电源板相连经历相同的di/dt的X16结构中，与四个缓冲器的一个相连的等价串联电感近似等于与四个缓冲器都相连的电感四倍。即，例如一个与四个活化输出缓冲器耦合的10nh电感器等价于四个与四个独立输出缓冲器并联的40nh电感器。从而，假设每个板10nh电感，在所有输出缓冲器均为活化的X16结构中，每个缓冲器要经受一个近似为50nh的有效电感负载，它包括用于相关输出板的10nh和由与一个电源板相连的四个活化输出缓冲器的并联组合引起的40nh，假设有例如100pf的电容负载，则Rcr将几乎等于44ohms。
X4结构中同一管脚将激活每组输出缓冲器中的一个输出缓冲器，每个活化输出缓冲器与一个独立的VDD和VSS相连。但是，这种设计会导致对每个输出缓冲器的一个约为20nh的有效电感负载(10nh用于输出板并且10nh用于电源板)，从而，在X4结构中用于缓冲器的Rcr将近似等于28ohms。因此，如果输出晶体管的大小被优化为用于X16结构，则在芯片被配置用于X4结构时，输出信号显示过度衰减，反之，如果输出晶体管的大小被优化为用于X4结构，则在芯片被配置用于X16结构时，输出信号显示突增。
因此，就需要一种能提供不同输出结构的配置选择。先进的用于存储器电路中的输出缓冲器电路，
本发明提供了一种用于存储器电路中的并行输出缓冲器的电路和方法，该存储器电路提供了用于不同输出结构的配置选择。依据本发明的并行输出缓冲器减少了硅面积的浪费并改进了各种结构的输出信号瞬态特性。多路转接器可编程地将预定数目的全局输出线中的一个与每个输出缓冲器的一个输入相连接，在将一个或多个输出板耦合到一个管脚的同时，输出缓冲器在金属掩模或装配时被有选择地并行连接，逻辑电路被提供以控制用于将适当的输出信号发送到一个或多个输出缓冲器的多路转接器。
因此，在一个实施例中，本发明的可编程提供n或2n个输出端子的存储器电路中提供了一种用于配置电路输出结构的方法，包括步骤：(a)为X2n结构提供2n个输出缓冲器，其每一个具有与2n个管脚之一相耦合的输出，以及(b)为Xn结构，将2n个输出缓冲器对并行耦合到每对与n个管脚相耦合的输出上。
在另一个实施例中，本发明的可编程提供n或2n个输出端子的存储器电路中提供了一种输出电路，包括：2n个输出缓冲器，每个具有一个输入端和一个输出端；2n个用于传送输出数据的全局输出线；用于有选择地将2n个全局输出线耦合到2n个输出缓冲器多路转接装置；以及与多路转接装置相耦合的，用于根据芯片结构数据和地址数据，发送选定的全局输出线到选定的输出缓冲器的控制逻辑电路。
图1是本发明的并行输出缓冲器电路的方块图；
图2说明了一个输出缓冲器举例的输出晶体管和它的有效电感/电容负载；
图3更详细地示出了本发明的并行输出电路的一部分；以及
图4A，4B和4C示出了用于不同的存储器结构的各种不同的线连接选择的举例。
参照图1，示出了实现用于具有n个输出端子的存储器电路的改进输出缓冲器结构的电路的方块图。该存储器电路有n个全局输出线100，其选定子集馈送到n个多路转接器(MUX)102，每个MUX102从一个相关的控制逻辑电路104接收控制信号，根据来自控制逻辑104的控制信号，MUX102从全局输出线100的选定电子集中路由选择一个到一个输出缓冲器106的一个输入。有n个输出缓冲器106，每个有一个与相应的输出板108相连的输出，控制逻辑电路104接收编程信息并控制MUX102路由选择适当的全局输出线到相应的输出缓冲器106。接着，根据被编程的结构，连接线110或者连接一个输出板到一个引线连接器112，如图示出的板108-0，或者根本一个输出板也不连接(如输出板108-1)，或者通过连接两个输出板以将两个输出缓冲器并联到一个引线连接器上，如图上输出板108-(n-1)和108-n所示。引线连接器112通过封装将信号引到外部管脚上。在并行输出缓冲器的情况下，相应的MUX路由选择同一全局输出线到输出缓冲器的输入，这使有效输出阻抗减小一半的同时，驱动能力倍增。
图1所示的电路改善了所有与现有的具有可编程结构的存储器电路相关的问题，即浪费硅面积和非优化输出阻抗特性。相对于输出阻抗特性的改进将参照图2予以说明，参照图2，示出了一个用于CMOS输出缓冲器的输出级，该缓冲器包括具有一个驱动输出板204的公共节点的一个PMOS上拉晶体管200和一个NMOS下拉晶体管202。该电路还示出了出现在与一个板相连的所有节点处的寄生阻抗，从而，电感器Lp将PMOS200耦合到正电源VDD，一个电感器Ln将NMOS202耦合到负电源VSS或地，以及一个电感器Lo将输出节点耦合到输出板204，电容器C1连接到输出板204并近似于用于缓冲器的有效负载电容。
如果图1中的n等于16(即该存储器电路最多有16个输出)，则该电路有16个缓冲器，通常这16个缓冲器以4个为一组分成四组，每一组与一组独立的电源板相连。现有的输出一可编程存储器电路在一个X16结构中激活与相应电源板相连的所有16个缓冲器，并在一个X4结构中从每组四个与其相应的和独立的电源板相连接的缓冲器中激活一个。如背景技术中所述，这会导致每个缓冲器的Rcr要求发生变化，同时在结构发生改变时被迫在每个缓冲器的输出瞬态特性中产生不必要的折衷。特别是，在给定了一个寄生电感值，如每个板10nh，和一个电容负载，如100pf时，X16结构中用于一个缓冲器的Rcr近似等于44ohms，而X4结构中用于同一缓冲器的Rcr将近似等于28ohms。
用图1所示的本发明的电路，基本上能够减小不同的输出结构中Rcr的差异。在一个X16结构中，每个缓冲器仍必须被激活并分别与各自的输出板相连接，从而，在X16结构中，用于每个缓冲器的有效输出阻抗的Rcr值保持在大约44ohms。但在一个X4结构中，制造商可以选择其它未被使用的输出缓存器与活化缓冲器并联，图1中的输出缓冲器106-(n-1)和106-n并联连接，两条连接线110将板108-(n-1)和108-n连接到同一引线连接器112，一旦电路被封装，则引到同一引脚，控制逻辑块104-(n-1)和104-n控制MUX102-(n-1)和102-n以路由选择同一全局输出线100到输出缓冲器106-(n-1)和106-n的输入端，两个与连接线110相关的电容的并联组合引起整个有效负载电感Lo的减少。从而，用于组合缓冲器Lo值从10nh减小到例如6nh。由于10nh的Lp，6nh的Lo，以及100pf的C1，所以Rcr的值近似等于25ohms。但是，由于这两个输出缓冲器的并联，组合缓冲器的实际输出阻抗由并联的两个RMOS晶体管200的输出阻抗给定，从而，每个PMOS晶体管200的大小被设计成一个两倍于所需的Rcr的输出阻抗。在这个例子中，一个单个的PMOS晶体管200可具有一个约50ohms的输出阻抗，这样，当其与另一个PMOS晶体管200并联放置时，有效输出阻抗将等于25ohms。
因此，并联组合两个缓冲器的能力允许使用带驱动晶体管的单个输出缓冲器，其驱动晶体管有比X4结构所需的较大的输出阻抗。当同一电路被配置到一X16结构中时，输出阻抗将是一个较大的值，在此例中为50ohms。这就比现有技术中的28ohm阻抗更接近于在X16结构中所需的Rcr(44ohm)。因此，当存储器电路在不同的输出结构中被编程时，输出信号的瞬态特性中的偏差基本上减小了，从而导致在不同结构中改善了电路的性能。
除了改善输出瞬态特性外，本发明的电路和方法还可减小硅面积的浪费。当电路具有比可得到的最大输出端数少的输出端时，除改进的瞬态特性以外，以前那些永久中止或不用的缓冲器现在可被连接并提供用于附加的驱动能力。
图3更详细地示出了依据本发明的并行输出电路的一部分作为实施例，该实施例为一个提供了X16，X8和X4结构选择的存储器电路，应当理解本发明的技术原理易于应用到带有除这里实施例所描述的结构以外的其它结构的存储器电路中，图3示出了输出电路的其中四分之一部分详细电路图。该电路图示出了16条全局输出线100中的四条，四个MUX102，四个输出缓冲器106，以及四个板108。用外部提供的两个地址位的二制进组合来标识四条全局输出线中的每一条。每个MUX102在四个输入端接收四条全局输出线的各种组合，MUX102由传输门电路300构成，每个传输门电路300包括一对NMOS和RMOS晶体管，所有传输门电路300的输出端子连接在一起并形成了MUX102的一个输出。每个MUX102的输出连接到一个相应输出缓冲器106的一个输入端子上。每个传输门电路300中的NMOS/PMOS对的栅极以互补的方式接收编程逻辑。例如，术语X4-11表示编程信号X4(指X4结构)和用于全局输出线的二进制地址11之间的一次逻辑“AND”操作。即，用于传输门电路300-1的控制逻辑是一个与门，它接收X4和选择全局输出线之一的两个地址位。从而，当地址线都被断言(assert)时，MUX102-中的传输门电路300-1以一个X4结构将全局输出线11连接到输出缓冲器106-1。相似地，当只有两位地址的最高位被断言为高时，传输门电路300-2以一个X4结构将全局线10连接到输出缓冲器106-1。在如下两种不同条件下，传输门电路300-3连接全局线01到输出缓冲器106-1：(1)只有在最低地址位被断言(X4·01)时以一个X4结构，或(2)在一个X8结构中，当最低位被断言而与最高地址位的状态无关时(X8·D1，D表示“不介意”状态)。最后，在如下三种不同条件下，传输门电路300-4连接全局输出线00到输出缓冲器106-1：(1)在X4结构中当两个地址位都未被断言(X400)，或(2)在X8结构中无论何时最低地址位都不被断言(X8-D0)，或(3)在X16结构中总是被连接。其余的MUX被类似控制以路由选择连接输出全局线的不同组合到不同的输出缓冲器，如图所示。
为了更好地理解图3中电路的工作，将参照图4说明用于三种结构中的每一种的结构输出配置。逻辑信号X4，X8和X16由一个接收两位编程数据的逻辑块(在图中未示出)产生。当断言为高时，这些信号中的每一个表示电路以一个特定结构被编程。制造商通过连接两个编程位到VDD或VSS(或地)对电路编程，其过程或者通过在生产的最后阶段修改金属掩模；或通过利用将两个编程板连接电源的连接线。
参照图3并从X16结构开始，编程信号X4和X8为逻辑低电平，而X16为逻辑高电平。分别位于MUX102-1，102-2、102-3和102-4中的传输门电路300-4，300-8，300-10和300-12分别将全局输出线00，01，10和11连接到输出缓冲器106-1，106-2，106-3和106-4中。因此，所有16位缓冲器都是活动的并且每个缓冲器的输出都被连接到一个独立的引线连接器31以连接到一个独立的数据输入端，图4A简要示出了用于一组四个缓冲器的X16结构。
在一个X8结构中，编程信号X8为高，信号X4和X16为低并且有八条全局输出线，当最低位为高时，传输门电路300-3和300-8将全局输出线01分别连接到输出缓冲器106-1和106-2。类似地，传输门电路300-9，300-11将全局输出线11分别连接到输出缓冲器106-3和106-4。连接到缓冲器106-1和106-2的输出的输出板被焊接到同一引线连接器112-1，以连接到一个数据输出管脚。这使缓冲器106-1和106-2并联放置。通过用另外两个缓冲器106-3和106-4的输出到同一引线连接器112-3而使这两个缓冲器并联放置。在此结构中，如图4B所示，两个引线连接器中的每一个接收两个并联缓冲器的输出。以相同方式，当最低地址位为低时，缓冲器106-1和106-2并行驱动全局输出线00。而输出缓冲器106-3和106-4并行驱动全局输出线10，从而在X8结构中，所有缓冲器都有效并帮助驱动全局输出线。在此结构中，用虚线示出的引线连接器112-2和112-4不再存在。
在一个X4结构中，信号X4为高，信号X8和X16为低并有四条全局输出线。在图3所示的四分之一实例中，在此结构中只利用了两个输出缓冲器。从而，只有MUXl02-1和102-2接收X4信号，根据两个地址位的二进制值，传输门电路300-1经过300-4和300-5--300-8将同一全局输出线路由选择到输出缓冲器106-1和106-2，这些缓冲器的输出被焊接线关联，如图4C所示。
因此，本发明提供了一种用于在具有可编程输出结构的存储器电路中并行连接输出缓冲器的技术和电路，它改善了输出瞬态特性并减少了硅面积的浪费。而以上只是本发明特定实施例的详细说明，不同改型，替换是可被采用的。因此，本发明的范围不应局限于所描述的实施例，而应由下述权利要求限定。