工作周期效率静态随机存取存储器单元测试 【技术领域】
本发明一般地涉及对半导体存储单元的测试，并具体涉及对在半导体结构内的触点加以应力(stressing)和测试的改进方法和结构。
背景技术
典型的半导体静态随机存取存储器(SRAM)器件包括多个字线、一对位线和存储单元，其中单元锁存器和通过器件(pass devices)被连接在字线和所述那对位线之间的交叉点。存储单元的通过器件通过位线触点被连接到所述那对位线。在读取或写入操作期间，这些位线触点允许从单元锁存器成功地读取存储单元的内容和向单元锁存器成功写入存储单元的内容。具有太多电阻的位线触点(电阻性位线触点)不会适当地允许读取或写入存储单元。电阻性位线触点可能作为机械故障或在通过器件和位线之间形成的非导电材料的结果而出现，并且难于被检测，因为通过器件与电阻性位线触点相比较具有大的串联电阻(例如，典型地在10K欧姆范围内)。
虽然可以与存储单元或位线的测试一起测试位线触点，但是多数制造测试难于识别边界(borderline)电阻性位线触点，并且一般通过位线触点和存储单元。当电阻性位线触点随后在略微不同的电压和/或温度下用于系统中时，电阻性位线触点可能随后发生故障，使得对应的存储单元不可工作。
图1所示的六晶体管SRAM单元继续作为在嵌入的以及单机的高性能SRAM阵列中的重负荷机器。在图1中，字线被WL表示，位线真值和位线补码分别被BLT和BLC表示，各种晶体管被后随区别号地大写字母“T”表示，单元的节点被识别为“A”和“B”。六晶体管SRAM的性能优点归因于全差分的轨对轨单元节点(图1中的节点A和B)，所述节点在读取周期期间向交叉耦合N型场效应晶体管(NFET)器件T3和T4提供了最大的过激励。
而且，当P型场效应晶体管(PFET)器件T1或T2恢复对一个单元节点的全微分时，多个单元节点在激活字线后马上被全部写入，其中所述一个单元节点将以别的方式通过字线器件T5或T6被部分地写为大约VDD-Vtn。字线器件T5和T6的强度通常被设计为比锁存器下拉器件T3和T4的弱以便保持单元稳定性，尤其是在高压操作和预烧(burn-in)期间。锁存器下拉器件被设计来提供足够的读取电流(其中字线器件串联)，以便在700ps从预先充电到VDD的位线放电100mV。这样的器件特性导致很高阻抗的位线放电路径。
图2示出了在读取周期期间的位线和单元的等价示意表示。在读取周期开始之前，一个分布的位线电容(CBL)被预先充电到VDD。随后通过下面的部件来将位线放电：位线电阻(RB)、位线触点电阻(RC)、字线器件电阻(RW)(图1中的T5)、最后是锁存器下拉器件电阻(RD)(图1中的T3)。对于所有部件的典型电阻也被示出。良好的位线触点(RC)的电阻通常范围是2W-5W，同时字线器件和锁存器下拉器件的组合串联电阻是大约15KW，如图2所示。
源极/漏极结构通常由相邻的存储单元使用，并使用浅沟隔离(STI)来彼此分离。在STI上面，一般有被用作触点的蚀刻停止点的氮化硅层。所述触点被钻孔，首先通过电介质，然后通过氮化物，于是暴露了被硅化的硅表面。所述触点一般沿着一氮化钛排列，然后被填充钨。
但是，如果未适当地对齐触点和源极/漏极区域、如果不通过绝缘体向源极/漏极区域完全地形成触点的开口、或者如果导电材料不完全地填充触点开口，则会在晶体管的源极/漏极区域和接触材料之间有实际电阻。例如，在触点开口中淀积金属之前不可能基本去除氮化硅。在这样的情况下，难于通过这个有缺陷的触点定位实际的导电路径。因为包括所述触点的金属堆的预期电阻是大约几个欧姆，因此可以预测有缺陷的堆的原电阻是大约几千欧姆。
因此，在位线触点电阻和器件串联电阻之间的关系使得很难检测边界的、电阻性的和不可靠的位线触点。处理的缺陷可以引起位线触点电阻的大大提高，并且对于SRAM读取操作有很少或没有影响。图3A示出了读取周期的波形，其具有不同的RC(RC＝5W和RC＝20KW)的位线触点以及读出放大器的设置的定时(SET)和字线脉冲的定时(WL)。
即使当电阻被改变很大量(从5W到20000W)时，在设置的时间在读出放大器的信号损失仅仅是39％。这是在图3B中示出，其中在设置读出放大器的时间(SET)，示出了在不同的位线触点电阻之间的46mV(118mV-72mV)的信号损失。因此，如图所示，由缺陷引起的在位线触点电阻中的任何大的增加将不干扰读取周期到发生故障的程度。实际上，读取周期可能仅仅在检测和筛选具有大于40KW的电阻的电阻性位线触点中是有效的。
相反，电阻性位线触点在写入操作期间更为重要，因为差分写入驱动器必须通过位线器件T5或T6和位线触点电阻RC来克服单元锁存器节点。在单元节点必须发生的信号漂移量不得不大于供给电平的60％，以便克服锁存器PFET反馈器件。此处，锁存器随后被翻转(flipped)，并且锁存器NFET器件完成这个转换。超越(override)锁存器PFET反馈的路径必须具有小于PFET的阻抗，并且所述转换必须发生在写入操作结束时减活字线器件之前。图4示出了对于不同位线触点电阻RC＝5W、RC＝10KW和RC＝15KW的写入操作。如图4所示，当在标称条件下RC大于15KW时单元节点A和B不能被写入。在15KW，单元节点被写入，但是对于字线的下降沿具有很少的容限。因此，电阻性位线触点的检测能力的门限在写入操作期间更重要，是读取操作的大致2x。不能检测和筛选具有接近20KW(比标称的大4000倍)的电阻的位线触点将导致具有高电阻的、可能不可靠的位线触点的SRAM的发货(shipments)。
一种改善电阻性触点的检测能力的替代方法是通过加速字线脉冲的下降沿来缩短字线的宽度。向回参见图4，如果将字线的下降沿加速大约400ps，则具有10KW的RC的单元的写入不发生，因为在字线器件被禁止时单元节点不被切换。但是，这种方案的有效性是非常有限的，因为字线的脉冲宽度必须足够长以提供跨越处理窗口和电压/温度变化的强壮(robust)的写入容限。
因此，需要一种当位线触点电阻甚至在边上高于最佳标准时，用于识别的结构和方法。现有技术很难检测略微提高的位线触点电阻，因为即使具有极高的位线触点电阻值，也能够初始执行向存储单元的写入行为和从存储单元的读取行为。当这些被提高的位线触点电阻器件被消费者使用时，它们受到另外的热周期、震动(shock)周期等的影响，并且它们的电阻趋向于提高，这导致所述器件发生故障。因此，在制造后立即进行的初始测试可能检测不到缺陷，所述缺陷仅仅在所述器件已经经过实际的消费者使用的一些时间之后产生。下述的本发明通过提供一种对于位线触点施加大量应力的结构和方法来克服了这些问题。这使得那些初始仅在边上可以被接受的位线触点(并且它们可能在使用一些时间后变得有缺陷)可以在制造之后立即被直接识别。
【发明内容】
处理定标和对于较小SRAM单元的需要要求加工技术来在单个芯片上作出以百万计的强壮和可靠的位线触点。这使得很难识别被提供了SRAM单元的固有电特性的边界的、电阻性的和不可靠的位线触点。下述的本发明通过提供一种对于位线触点提供大量应力的结构和方法而克服了这些问题。这使得那些初始仅在边上可以被接受的位线触点(并且它们可能在使用一些时间后变得有缺陷)可以在制造之后立即被直接识别。
本发明包括一种集成的存储结构，它具有：内建的测试部分；存储单元；连接到所述存储单元的位线和字线；连接到多个字线的字线解码器；位线恢复器件，连接到位线，用于在读取和写入操作期间对位线充电；连接到字线的时钟电路。在测试模式期间，所述字线解码器同时选择多个字线，其中位线恢复器件保持在激活状态，并且所述时钟电路将所述多个字线和所述位线恢复器件保持在激活状态达到超过正常读取周期的时间。本发明也包括连接到所述存储单元的晶体管。所述晶体管包括在测试模式期间被加以应力的位线触点。
本发明也包括连接到所述字线解码器的地址产生器。所述地址产生器也包括逻辑电路，用于同时激活所述多个字线。所述地址产生器具有或电路，用于同时激活真值和补码地址。另外，本发明选择彼此邻近的多个字线。同时选择共享一个位线触点的两个邻近的存储单元。本发明具有这样的存储单元，它们是静态随机存取存储器(SRAM)单元。更具体而言，本发明提供了一种测试模式，用于有效地对SRAM单元加以应力。具体说，与传统测试方法/结构相比较，这个测试模式被设计为通过一个大于10000的因数来最大化每个单元的应力占空因数。
【附图说明】
通过参照附图详细说明本发明的优选实施例，上述和其他目的、方面和优点将会更易于理解，其中：
图1是六晶体管SRAM单元的示意图；
图2是位线和SRAM单元读取路径简化模型的示意图；
图3A是示出了对于不同的位线触点电阻的读取周期波形的图表；
图3B是示出了在通过具有不同电阻的触点设置读出放大器时，在位线信号中的差别的图表；
图4是示出对于不同的位线触点电阻的写入周期波形的图表；
图5是用于改善电阻性位线触点的检测的结构的示意图；
图6是示出对于不同的位线触点电阻的、测试单元的写入周期的波形的图表；
图7是对存储阵列的位线施加过量应力的结构的示意图；和
图8是示出测试读取周期的波形的图表。
【具体实施方式】
如上所述，需要识别其电阻值甚至在边上高于最佳标准的位线触点。现有技术检测略微提高的位线触点电阻很困难，因为即使具有极高的位线触点电阻值，也能够初始执行向存储单元的写入行为和从存储单元的读取行为。但是，在制造后立即进行的初始测试可能检测不到缺陷，所述缺陷仅仅在所述器件已经经过实际的消费者使用的一些时间之后会产生。
下述的本发明通过提供一种对于位线触点提供大量应力的结构和方法来克服了这些问题。这使得那些初始仅在边上可以被接受的位线触点(并且它们可能在使用一些时间后变得有缺陷)可以在制造之后立即被直接识别。更具体而言，本发明提供了一种测试模式来有效地对SRAM单元加以应力。具体说，与传统测试方法/结构相比较，这个测试模式被设计为通过一个大于10000的因数来最大化每个单元的应力占空因数。
现今的密集SRAM核心由于大量的字而具有很低程度的应力能力(stressability)。例如，在16Mb的SRAM中，每个单元在仅仅14.6M个周期之一期间被加以应力。这个很低的占空因数禁止有效地加以应力，因此SRAM的可靠性大大地受到影响。存在实际上以任何测试装置都不能检测的弱单元，它们在作战中(in the field)发生故障，除非在向客户发货之前可以对它们加以应力或筛选。本发明提供了通过大大提高占空因数，来在工厂筛选前施加有益的应力的装置。这个改进可以通过很小地提高有效电流和将芯片面积提高小于1％来获得(根据效率目标)。
图7所示并且下面详细所述的本发明主要针对对于SRAM单元的晶体管的位线触点产生应力。本发明不能直接确定每个存储单元和相关联的触点的操作的耐久性。因此，本发明使用诸如图5所示的传统的结构/方法来测试独立的存储单元和检测有缺陷的位线。但是，本发明不限于图5所示的结构，而是可以使用任何传统的测试机构/技术。图5图解了用于改善位线触点电阻的检测的结构，它在US-A6208572(它通过引用被包含在此)中被更详细讨论。
在传统的SRAM阵列中，两个垂直相邻的存储单元共享一个位线触点。这导致很密集的存储阵列。所述共享一个位线触点的两个垂直相邻单元的两根字线被信号WLTEST逻辑地控制，所述信号WLTEST在特殊的测试模式期间同时激活两个相邻的字线。图5也示出了多个字线激活逻辑电路。当同时激活两个字线时，两个单元被并行访问，导致字线器件T5和锁存器下拉器件T3的电阻下降2x。向回参见图2，位线触点电阻RC变得对于串联字线器件电阻RW、和锁存器下拉电阻RD更为显著。RW和RD的值被降低图2所示的一半。这个系统单独将传统的读取或写入操作的检测能力提高了2x。这个方法也集成了一种测试单元，其电特性预期紧密跟踪主阵列单元的特性。将测试单元集成到主阵列的一个示例是放置在单元255和256之间的512单元位线的中间。这种放置将位线电阻在所述测试单元和两个最远的单元，单元1和单元512之间分离为一半。所述测试单元被设计为组合的两个单元的强度的大约90％。所述测试单元也被用多个位线触点来设计，以保证当触点之一受到制造缺陷的影响时，没有附加的触点电阻。
表1示出了在检测电阻性位线触点中使用的测试流程。所述检测方法工作如下：1)单元1和2被写入“0”(见图5)；2)测试单元被写入“1”；3)与单元1和2同时选择测试单元。单元1和2形成并行的单元结构，它具有一个单元的强度的2x。因为测试单元比单元1和2的组合小10％，因此它的数据被单元1和2重写，除非存在足够的位线触点电阻来防止写入测试单元。如果从单元1和2到测试单元存在足够的位线触点电阻，则测试单元数据不被单元1和2重写。这个测试被重复，其中向两个单元写入相反的数据。
表1：用于检测电阻性位线触点的测试流程 操作 1)向单元1-512覆盖写入“0” 2)向测试单元写入“1” 3)使用测试模式同时读取单元1和2和测试单元4)读取测试单元：“0”＝通过(测试单元被单元1和2成功超越)5)用下一对单元重复步骤246)以相反的数据重复1-5
图6示出了以触点电阻5W、500W和1KW写入的测试单元的波形。当触点电阻在500W和1KW之间的时候，测试单元的写入不能发生。对于在前面部分所述的传统写入测试有大约20x的改进。这种方法的一个优点是它不依赖于窄的字线脉冲。在给定在测试单元和主阵列单元之间的电参数的预期跟踪的情况下，WLTEST的脉冲宽度被设计为足够宽以允许跨越处理窗口、电压和温度变化以及RC＝5W向测试单元写入。所述方法测试在测试单元和两个测试的组合单元之间的DC强度比。位线触点电阻RC是主要的仲裁者，它允许或防止写入发生。
现在参见图7，其中图解了用于本发明的结构的优选实施例。本发明通过在读取测试期间激活多个字线、将字线保持在激活状态中达到所扩展的时间周期、并且同时允许位线预充电器件保持激活，来对于给定的位线触点产生过量的应力。通过这种手段，提供了一种用于电流流过位线触点的路径。通过同时使能字线和预充电路径，而建立了一条DC电流通路。
更具体而言，图7所示的结构允许多个字线同时被激活达到扩展的时间周期，并且使得预充电器件在施加应力操作期间保持激活。如图7所示，本发明的结构包括多个真值和补码地址产生器70以及多个字线解码器71。每个字线解码器71连接到32个字线。虽然本实施例说明每一个字线解码器71连接到32个字线，但是本领域普通技术人员在被提供本公开的情况下会明白，依赖于被测试的具体结构，任何数量的字线可以连接到每个字线解码器。本发明的结构也包括读取和写入位线恢复器件72、73和具有读取、测试和写入控制输入端的或非逻辑器件74、75。读取位开关被识别项目76，并且写入位开关被识别为项目77。读出放大器是项目78，写入驱动器是项目79。每个地址产生器70包括反相器80、81、与逻辑电路82、86、87和或逻辑电路83、84、85。
通过维持(asserting)TEST信号来在读取周期期间使能施加应力模式(“测试模式”)。写操作保持不变。当在读取周期期间维持TEST时，通过强制将真值和补码最小有效位(LSB)地址输入到字线解码器，而同时选择32个字线。这如地址真值/补码产生器的TEST控制输入所示。带符号的TEST强制或非门83和84激活，于是使能产生器的真值和补码输出。
TEST信号也切断所有字线真值和补码产生器的自恢复路径，并且使得外部时钟能够控制字线的激活脉冲宽度。TEST信号防止与门82提供对于真值和补码输出的自复位功能。时钟的下降沿通过与门86、87而复位真值和补码输出。
在200ns的预烧周期中，时钟的下降沿可以被布置在198ns以提供198ns/200ns的字线激活占空因数。将其与200ns的预烧周期外的900ps输出的自复位传统字线激活时间作比较。一个读取周期每200ns发生(在预烧时)。字线越可能被保持在大大超出该周期，则应力越有效，并且如这个示例所示，本发明基本上获得了比传统的方法系统更长的时间。
本发明的另一个关键特征是选择在32个多选择字线的组中的相邻字线。向回参见图5，在两个相邻的单元之间共享单个位线触点。通过使能相邻的字线，通过位线触点的读取电流被提高两倍(two-fold)。参见图5，每当WL1和WL2都激活时，流过位线触点的电流来自两个单元(单元1和单元2)，因此与仅仅来自单元1或单元2的正常读取周期的电流相比较提供了增加2x的电流。
最后，在读取周期期间，TEST信号也使能位线读取和写入恢复器件。通常，这些PFET器件在读取周期开始之前被切断，以便使得单元可以在设置读出放大器之前将位线放电。在测试模式期间保持该预充电器件，以建立用于同时激活的全部32个单元的电流通路，并且保持在位线上的足够高的高压。图7的结构72和73示出了读取和写入位线恢复器件。
恢复器件72、73在一定程度上大于传统的恢复器件，因为它们必须在读取条件下施加足够的电压以同时保持32个单元。小芯片面积的提高起因于在位线恢复电路72、73中的较大PFET器件，这些较大PFET器件是在32个单元激活的情况下保持位线电压所必需的。典型地，2x的增加将向激活的32个单元提供足够电压。但是，3x的增加将通过提供在位线上的较高电压来改善应力。
图8示出了本发明的测试读取周期的波形。如图所示，字线(WL)激活时间大大长于传统的读取周期，但是位开关76、77和读出放大器78的定时(SET)是传统的读出周期中所期望的。这允许在32个单元中的公共数据被测试者读取。
图8示出了SET信号脉冲和由SET信号对于数据线的激活。32个激活单元使得位线漂移(BLT)大大大于传统的读出。这是因为存在32个单元而不是如通常的读出操作期间发生的一样由一个单元来积极地将位线(BLT)拉低。
本发明可以容易地被集成在高密度SRAM阵列中而仅仅有小面积的损耗。实现本发明以改善在预烧期间对位线触点施加应力的效率。对于位线触点电流应力施加的9533x的改善被实现而仅仅具有很小的电流损耗(见表2)。在传统的密集SRAM中，独立的单元仅仅看到小量的单元转换电流。例如，在18Mb SRAM中，每个单元仅仅每隔14.6百万个预烧周期而被施加应力。
表2：占空因数改善工作周期因数 传统的读取周期 改善的模式预烧工作周期效率 900ps/200ns 198ns/200ns字线 1/512 32/512子阵列选择 1/64 1/64数据类型 1/2 1/2位线触点DC电流比例因子 - 65la/96la每个位线触点的激活单元 1 2每百万读出周期的每个触点的平均电流 6.591a 62.8ma效率改善 1x 9533x激活电流增加 0ma 19ma
上述的用于可测试能力的设计(DFT)通过提高所选择的字线的数量和字线激活工作周期时间而改善了多个单一位线触点的应力能力。本发明的电流应力的增加提供了用于完全打开电阻性(和缺陷性)位线触点或将其电阻提高到使得它变为完全可以诊断的程度的磨损机构。这使得那些初始仅在边上可以被接受的位线触点(并且它们可能在使用一些时间后变得有缺陷)可以在制造之后立即被直接识别。更具体而言，本发明提供了一种测试模式来有效地对SRAM单元加以应力。具体上，与传统测试方法/结构相比较，这个测试模式被设计为由大于10000的因数来最大化每个单元的应力占空因数。
虽然已经通过优选实施例来说明了本发明，本领域普通技术人员应明白，在所附权利要求的精神和范围内，可以对本发明进行修改。