具有堵塞点的硬宏、包括该硬宏的集成电路和用于布线穿过硬宏的方法.pdf

硬宏(208、308、500)包括限定硬宏区域的外周并且具有顶部和底部以及从顶部到底部的硬宏厚度，硬宏包括延伸穿过从顶部到底部的硬宏厚度的多个通路孔(216、318、404)。同样，集成电路(200、300)具有顶部层(202、302)、底部层(210、310)和至少一个中部层(206、306)，顶部层(202、302)包括顶部层导电迹线，中部层包括硬宏(208、308)，以及底部层(210、310)包括底部层导电迹线，其中顶部层导电迹线通过延伸穿过硬宏(208、308、500)的通路孔(216、318、404)被连接到底部层导电迹线。

1.  一种硬宏，所述硬宏具有限定硬宏区域的外周并且具有顶部和底部以及从所述顶部到所述底部的硬宏厚度，所述硬宏包括从所述顶部到所述底部延伸穿过所述硬宏的多个通路孔。

2.  根据权利要求1所述的硬宏，包括在所述硬宏顶部上的多个堵塞点，所述堵塞点延伸穿过所述硬宏到达所述硬宏底部，其中，所述多个通路孔是在所述堵塞点中的至少一些堵塞点中构建的。

3.  根据权利要求2所述的硬宏，其中，所述多个堵塞点是以规则模式来布置的。

4.  根据权利要求3所述的硬宏，其中，所述规则模式包括阵列。

5.  根据权利要求1至权利要求4中的任何一项权利要求所述的硬宏被集成到至少一个半导体管芯内。

6.  一种设备，其选自包括以下各项的组：机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、个人数字助理(PDA)、固定位置数据单元和计算机，包括根据权利要求1至权利要求4中的任何一项权利要求所述的硬宏。

7.  一种存储有指令的非易失性计算机可读介质，当所述指令被计算机执行时，使得受计算机控制的设备创建根据权利要求1至权利要求4中的任何一项权利要求所述的硬宏。

8.  一种包括顶部层、底部层和至少一个中部层的集成电路，所述顶部层包括顶部层导电迹线、所述至少一个中部层包括硬宏、以及所述底部层包括底层导电迹线，其中，所述顶部层导电迹线通过延伸穿过所述硬宏的 通路孔被连接到所述底部层导电迹线。

9.  根据权利要求8所述的集成电路，其中，所述顶部层包括顶部层活动元件，以及所述底部层包括底部层活动元件，并且其中所述顶部层活动元件通过所述通路孔被连接到所述底部层活动元件。

10.  根据权利要求8或权利要求9所述的集成电路被集成到至少一个半导体管芯中。

11.  一种设备，其选自包括以下各项的组：机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、个人数字助理(PDA)、固定位置数据单元和计算机，包括根据权利要求8或权利要求9所述的集成电路。

12.  一种方法，包括：
构建集成电路的第一层；
在所述集成电路的所述第一层上构建所述集成电路的第二层，所述第二层包括至少一个硬宏；
构建穿过所述硬宏的至少一个通路孔；
在所述第二层的顶部构建第三层；以及
使用所述至少一个通路孔，将所述第一层上面的元件电连接到所述第三层上面的元件。

13.  根据权利要求12所述的方法，其中，所述硬宏包括多个堵塞点，并且其中，构建所述通路孔包括在所述多个堵塞点中的至少一个处构建所述通路孔。

14.  一种包括计算机可读介质的计算机程序产品，所述计算机可读介质包括用于使得计算机或处理器来执行根据权利要求12或权利要求13所述的方法的至少一条指令。

具有堵塞点的硬宏、包括该硬宏的集成电路和用于布线穿过硬宏的方法
相关申请的交叉引用
本专利申请要求于2012年11月14日递交的、名称为“HARD MACRO HAVING BLOCKAGE AREAS，INTERGRATED CIRCUIT INCLUDING SAME AND METHOD OF ROUTING THROUGH A HARD MACRO”的美国临时专利申请No.61/726,031的优先权，该临时申请已经转让给本申请的受让人，故以引用方式将其明确地并入本文。
技术领域
本公开内容涉及具有堵塞点的硬宏和用于布线(routing)穿过所述硬宏的方法，具体地，涉及具有多个堵塞点的硬宏(其中可以在所述堵塞点处构建通路孔)并涉及通过在堵塞点处构建通路孔而将电连接布线穿过硬宏的方法。
背景技术
“宏”或“核”是可以被芯片制造者用来创建专用集成电路(ASIC)或现场可编程门阵列(FPGA)的功能性电路元件或构件或逻辑单元。两种通用类型的宏被称为“软”宏和“硬”宏。软宏包括用于与各种互连规则一起来执行特定功能的逻辑，所述各种互连规则用于将软宏的子部分连接起来和/或用于将软宏的部分连接到软宏外部的其它元件。软宏可以包括例如门级网表。软宏不指定物理接线图(wiring pattern)，并且因此允许最终物理实现方式的灵活性；然而，由于缺乏预先指定的物理接线图，因此，针对期望的性能和/或平面布置图中的最终布局，可能需要对软宏进行优化。硬宏指定固定的接线图并且是不可修改的。因此硬宏没有软宏灵活，但是可以在使用之前针对性能和物理布局对硬宏进行优化。
硬宏和软宏被用在二维集成电路中。然而，正变得越发普遍的是，将多个集成电路层堆叠起来并且构建三维集成电路或“3D IC”以获得较高的 设备封装密度、较低的互连RC延迟和较低的成本。在芯片特别是3D IC的平面布置期间，必须考虑宏的大小和配置。可以对软宏进行一定程度的修改，并使得可能在某些时候允许从软宏以上的层中的元件到软宏以下的层中的元件的连接贯穿软宏。然而，硬宏具有固定的构形因子(form factor)，并且通常有必要围绕硬宏对层间连接进行布线。这增加了各种互连的长度并且可能需要使用额外的缓冲区来补偿。硬宏边缘附近的区域也可能挤满有来自硬宏以上的元件或硬宏以下的元件的传导路径，所述传导路径需要经过硬宏以到达芯片的另一层。
图1示出了多层芯片100，所述多层芯片100具有：具有第一电路元件104的第一层102、具有硬宏108的第二层106、以及具有第二电路元件112的第三层110。第一电路元件104和/或第二电路元件112可以可选地表示用于多层芯片100而不是实际的电路元件的引脚或连接垫。芯片100的设计需要第一电路元件104被连接到位于在硬宏下方的层上的第二电路元件112以及在第一电路元件104以下的两个层。为了生成该连接，在距硬宏108一定距离处提供通路孔114，并且将第一电路元件104通过第一迹线116连接到通路孔114以及将第二电路元件通过第二迹线118连接到通路孔114。如果不存在硬宏108，可以在第一电路元件104或第二电路元件112下方或在靠近第一电路元件104或第二电路元件112的地方直接提供通路孔，以缩短其间的连接路径。第一电路元件104和第二电路元件112之间的第二层106中存在硬宏108，这增加了第一电路元件104和第二电路元件112之间的连接的长度。
在一些情况下，可能将单个大的硬宏拆分成两个或更多个较小的硬宏以及提供用于允许这些硬宏像单个硬宏一样进行通信并进行操作的必要的互连规则。然而，这种布置需要进行片上优化，并且可能导致芯片性能的降低。因此，期望提供一种保留以上所讨论的硬宏的益处并且允许在进行布线时的较大灵活性的硬宏。
发明内容
以下概述不是对所有预期方面的泛泛概括。其目的仅在于以简化形式给出一个或多个方面的一些概念，作为稍后给出的更详细描述的序言。
本公开内容的一个方面包括一种硬宏，所述硬宏具有限定硬宏区域的外周并且具有顶部和底部以及从所述顶部到所述底部的硬宏厚度，所述硬宏包括延伸穿过从所述顶部到所述底部的所述硬宏厚度的多个通路孔。
本公开内容的另一个方面包括存储有指令的非易失性计算机可读介质，当所述指令被计算机执行时，使得受计算机控制的设备创建硬宏，所述硬宏具有限定硬宏区域的外周并且具有顶部和底部以及从所述顶部到所述底部的硬宏厚度，并且所述多个通路孔从所述顶部到所述底部延伸穿过所述硬宏。
本公开内容的另一方面包括硬宏，所述硬宏具有限定硬宏区域的外周并且具有顶部和底部以及从所述顶部到所述底部的硬宏厚度。所述硬宏包括在硬宏顶部上的堵塞点的规则模式，所述堵塞点从所述顶部到所述底部延伸穿过所述硬宏。
本公开内容的另一方面包括存储有指令的非易失性计算机可读介质，当所述指令被计算机执行时，使得受计算机控制的设备创建硬宏，所述硬宏具有限定硬宏区域的外周并且具有顶部和底部以及从所述顶部到所述底部的硬宏厚度，以及在硬宏顶部上的堵塞点的规则模式，所述堵塞点从所述顶部到所述底部延伸穿过所述硬宏。
本公开内容的另一方面包括集成电路，所述集成电路包括顶部层、底部层和至少一个中部层，所述顶部层包括顶部层导电迹线，所述中部层包括硬宏，并且所述底部层包括底部层导电迹线。所述顶部层导电迹线通过延伸穿过所述硬宏的通路孔被连接到所述底部层导电迹线。
本公开内容的另一方面包括存储有指令的非易失性计算机可读介质，当所述指令被计算机执行时使得受计算机控制的设备创建集成电路，所述集成电路具有顶部层、底部层和至少一个中部层，所述顶部层包括顶部层导电迹线，所述中部层包括硬宏，并且所述底部层包括底部层导电迹线。所述顶部层导电迹线通过延伸穿过所述硬宏的通路孔被连接到所述底部层导电迹线。
本公开内容的另一方面包括一种方法，该方法包括：构建集成电路的第一层；在所述集成电路的第一层上构建所述集成电路的第二层，所述第二层包括至少一个硬宏；构建穿过所述硬宏的至少一个通路孔；在所述第 二层的顶部构建第三层，以及使用所述至少一个通路孔将所述第一层上的元件电连接到所述第三层上的元件。
本公开内容的另一方面包括集成电路，所述集成电路包括：顶部层、底部层和至少一个中部层，所述顶部层包括顶部层导电迹线，所述中部层包括用于执行操作的硬宏单元形式，以及底部层包括底部层导电迹线。所述顶部层导电迹线通过所述硬宏单元被连接到所述底部层导电迹线。
本公开内容的另一方面包括一种方法，该方法包括：用于构建集成电路的第一层的步骤；用于在所述集成电路的第一层上构建所述集成电路的第二层的步骤，所述第二层包括至少一个硬宏；用于构建穿过所述硬宏的通路孔的步骤；用于在所述第二层的顶部构建第三层的步骤，以及用于使用所述通路孔将所述第一层上的元件电连接到所述第三层上的元件的步骤。
附图说明
所附的附图被呈现以帮助对本发明的实施例进行描述，且被提供仅用于对所述实施例的说明而不限制所述实施例。
图1是传统多级芯片的示意性剖面侧视图，所述传统多级芯片具有中间层内的硬宏，并且该示意性剖面侧视图示出了为连接硬宏以上的元件与硬宏以下的元件所需要的布线。
图2是根据本公开内容的多级芯片的示意性剖面侧视图，所述多级芯片具有硬宏，所述硬宏具有穿过其所构建的至少一个通路孔，并且该示意性剖面侧视图示出了穿过该硬宏的第一连接路径。
图3是根据本公开内容的多级芯片的示意性剖面侧视图，所述多级芯片具有硬宏，并且该示意性剖面侧视图示出了穿过硬宏中的一个堵塞点的第一连接路径。
图4是图3的多级芯片的示意性剖面侧视图，该示意性剖面侧视图示出了穿过硬宏中的另一个堵塞点的可替代连接路径。
图5是硬宏的示意性平面图，该示意性平面图示出了可以在其处构建通路孔的堵塞点的第一布置。
图6是可以在其中使用本公开内容的实施例的示例性无线通信系统的 示意图。
图7是示出了根据本公开内容的方法的流程图。
具体实施方式
在以下描述和相关附图中公开的本发明的方面涉及本发明的具体实施例。在不脱离本发明保护范围的情况下，可以设计替代的实施例。另外，本发明所公知的元素将不再进行详细描述或将被省略，以避免对本发明的相关细节造成模糊。
本文中所使用的词语“示例性的”意味着“作为例子、实例或说明”。本文中描述为“示例性的”任何实施例并不必须被解释为优于或胜过其它实施例。同样，术语“本发明的实施例”不需要本发明的所有实施例都包括所讨论的特征、优点或操作模式。
本文所使用的术语仅用于根据实施例来描述特定例子的目的，而不旨在限制本发明的实施例。如本文所使用地，除非上下文清楚地指出，否则单数形式“一”、“一个”和“所述”也旨在包括复数形式。如本文所使用的术语“包含(comprises)”、“包含(comprising)”、“包括(includes)”和/或“包括(including)”指定了所述结构性或功能性特征、步骤、操作、元件和/或组件的存在，并且并不排除一个或多个其它结构性或功能性特征、步骤、操作、元件、组件和/或其组合的存在。
空间相关的术语，诸如“在…之下”、“在…以下”、“在...下部”、“在…之上”、“在…上部”、“侧面的”、“顶部”、“底部”、“左侧”、“右侧”等，可以在本文中方便地用来描述如附图所示的一个元件或特征对另一个元件或特征的关系。应当理解，空间相关的术语旨在涵盖除附图中所示出的方位之外的正在使用中或操作中的设备的不同方位。例如，如果附图中的设备是倒转的，那么被描述为“在其它元件或特征之下”或“在其它元件或特征的下方”的元件将被定位“在这些其它元件或特征之上”。所述设备可以被另外定位(被旋转90度或在其它方位)，并且本文中所使用的相关空间关系的描述符进行相应的解释。
本领域的技术人员将会理解，信息和信号可以使用多种不同技术和方法中的任意一种来表示。例如，贯穿上述说明所引用的数据、指令、命令、 信息、信号、比特、符号和芯片可以由电压、电流、电磁波、磁场或磁粒子、光场、电子自旋粒子、电子自旋或其任意组合来表示。
本文中所使用的术语“拓扑结构”指的是电路组件的互连，并且除非另外声明，否则不指示组件的物理布局或它们彼此间的物理位置。被描述为或以其它方式被标识为示出了拓扑结构的附图，只不过是拓扑结构的图形表示，并不必须描述与组件的物理布局或相对位置有关的任何内容。
图2示出了多层芯片200，所述多层芯片200具有：具有第一电路元件204的第一层202，具有硬宏208的第二层206、和具有第二电路元件212的第三层210。第一电路元件204和/或第二电路元件212可以替代地表示用于多层芯片200而不是实际的电路元件的引脚或连接垫。多层芯片200的设计需要：第一电路元件204被连接到第二电路元件212以及在第一电路元件204以下的两个层，所述第二电路元件212位于在硬宏208下方的层上。可以给硬宏208提供至少一个并且最好是多个堵塞点214，所述堵塞点214被构建而没有逻辑元件或连接，并且在所述堵塞点214处可以构建通路孔216而不对硬宏208的操作造成不良影响。在图2中，示出了三个堵塞点214；然而，在芯片200上可以提供更多或更少数量的堵塞点214。不是围绕硬宏208的边缘对从第一电路元件204到第二电路元件212的连接进行布线，而是在堵塞点214之一处构建通路孔216，以提供从第一电路元件204到第二电路元件212的较短连接路径。堵塞点214直线延伸穿过硬宏208。
图3和图4示出了多层芯片300，所述多层芯片300具有：具有第一电路元件304的第一层302、具有硬宏308的第二层306、以及具有第二电路元件312的第三层310。第一电路元件304和/或第二电路元件312可以替代地表示用于多层芯片300而不是实际的电路元件的引脚或连接垫。多层芯片300的设计需要：第一电路元件304被连接到第二电路元件312以及在第一电路元件304以下的两个层，所述第二电路元件312位于在硬宏308下方的层上。可以给硬宏308提供至少一个并且最好是多个堵塞点314，所述堵塞点314被构建而没有逻辑元件或连接，并且在所述堵塞点314处可以构建通路孔316而不对硬宏308的操作造成不良影响。在图3和图4中，仅示出了两个堵塞点314，但是通常会提供更多的数量。不像图2的多层芯 片200，芯片300的堵塞点314与第一电路元件304和第二电路元件312中的至少一个水平地偏移。然而，即使有这样的偏移，从第一电路元件304到第二电路元件312的连接也比现有技术中的连接要短，现有技术需要完全围绕硬宏308进行布线。
图3示出了第一连接线路316，其通过堵塞点314中的靠近第一电路元件304的一个堵塞点内的通路孔318，将所述第一电路元件304连接到所述第二电路元件312。图4示出了第二连接线路402，其通过在较靠近第二电路元件312的堵塞点314中构建的通路孔404，将所述第一电路元件304连接到所述第二电路元件312。这两种线路中的哪一个被选择用于通路孔布置可以取决于：到第一电路元件304和第二电路元件312和/或其它电路元件(未示出)的其它连接和第一电路元件304和第二电路元件312和/或其它电路元件(未示出)之间的其它连接、和/或第一层302、第二层306和第三层310上的其它电子路径(未示出)。
可能基于3D集成电路的期望最终设计和它将包含的各种元件，来设计具有位于预定位置中的堵塞点的硬宏。然而，在硬宏上面提供相对较大数量的堵塞点以向电路设计者提供灵活性可能是更加实际的，其中电路设计者在对电路互连进行布局时可以在与所需的堵塞点一样少或一样多的堵塞点处设置通路孔。参照图5，硬宏500包括多个堵塞点502，该多个堵塞点502是以具有在其间的恒定间隔的规则模式在X方向和Y方向中来布置的，在该情况下为行和列的网格或阵列。规则模式可以仅在一个方向上具有规则间隔，或者可以以锯齿或非矩形模式来布置。堵塞点的位置还可以以非规则模式来布置。应当注意的是，堵塞点占用非常小的空间并且仅需要大到足以容纳若干通路孔。这些通路孔小到以致于一些通路孔甚至可以被构建在非常小的堵塞区域中。在附图中，堵塞点相对于硬宏和电路元件的尺寸被大大地夸大了。
电路设计者最终想在这些堵塞点的每一处构建通路孔是不可能的。想将需要互连的元件直接安置在堵塞点以上或堵塞点以下并从而它们可以通过单个垂直电连接来连接也是不可能的。然而，在硬宏的表面散布的大量堵塞点提供了提升的布线灵活度，并且降低了围绕硬宏的边缘进行布线的需求，相反，提供了可以用作必要线路的穿过硬宏的多个线路。
可以部分地基于来自块级设计网表的块到块管脚统计，确定针对堵塞点的位置。基于相关设计规则(包括层级间通路孔/焊盘间距等)和块到块管脚统计，计算可用于堵塞点的可用区域。给定允许的区域开销预算(其由于单片型3D层级间通路孔的极小尺寸而是最小的)，可以确定跨块的堵塞点的数量。在进行堵塞插入之后，通过物理实现方式(例如，布局和布线(“P&R”))可以采用修改过的块。
图6示出了示例性无线通信系统600，其中可以在无线通信系统600中有利地使用本公开内容的一个或多个方面。出于说明的目的，图6示出了3个远程单元620、630和650，以及两个基站640。应当认识到，传统的无线通信系统可以具有更多的远程单元和基站。远程单元620、630和650包括集成电路或其它半导体设备625、635和655(包括本文所公开的硬宏)，其处在以下进一步讨论的本公开内容的实施例当中。图6示出了从基站640到远程单元620、630和650的前向链路信号680以及从远程单元620、630和650到基站640的反向链路信号690。
在图6中，远程单元620被示出为移动电话，远程单元630被示出为便携式计算机，以及远程单元650被示出为无线局域环路系统中的固定位置远程单元。例如，远程单元可以是以下内容中的任意一个或组合：移动电话、手持个人通信系统(PCS)单元、诸如个人数据助理(PDA)的便携式数据单元、导航设备(诸如支持GPS的设备)、机顶盒、音乐播放器、视频播放器、娱乐单元、诸如仪表读数设备的固定位置数据单元、或用于存储或获取数据或计算机指令的任何其它设备、或上述的任意组合。虽然图6示出了根据本公开内容的教导的远程单元，但是本公开内容并不局限于所示出的这些示例性单元。可以在具有包括用于测试和特征化的存储器和片上电路在内的活动集成电路的任意设备中，适当地使用本公开内容的实施例。
根据一个实施例的一种方法包括：方框702，构建集成电路的第一层，方框704，在所述集成电路的第一层上构建集成电路的第二层，所述第二层包括至少一个硬宏，方框706，构建穿过所述硬宏的通路孔，方框708，在所述第二层的顶部构建第三层，以及方框710，使用所述通路孔将所述第一层上的元件电连接到所述第三层上的元件。
可以将前述公开的设备和功能(例如图2-5的设备或其任意组合)设计到或配置到存储在计算机可读介质上的计算机文件(例如，RTL、GDSII、GERBER等)中。可以将这些文件中的一些或全部提供给基于这些文件制造设备的制造处理者。产生的产品包括半导体晶圆，其中所述半导体晶圆随后被切成半导体管芯并且被封装成半导体芯片。可以在电子设备(如本文以上所描述的)中使用所述半导体芯片。
结合本文公开的实施例所描述的方法、序列和/或算法可以直接在硬件、由处理器执行的软件模块、或这二者的组合中实现。软件模块可以位于RAM存储器、闪存、ROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬盘、可移动盘、CD-ROM或者本领域已知的任何其它形式的存储介质中。一种示例性的存储介质被耦合至处理器，从而使处理器能够从该存储介质中读取信息、以及向该存储介质写入信息。在替代方案中，存储介质可以集成到所述处理器。
因此，本发明的实施例可以包括表现一种用于实施的方法的计算机可读介质。因此，本发明并不限于所示出的例子，并且用于执行本文所描述的功能的任意单元都被包括在本发明的实施例中。
虽然前述公开内容示出了本发明的说明性实施例，但值得注意的是，在不脱离所附权利要求所限定的本发明的保护范围的情况下，可以在本文中做出各种改变和修改。根据本文中所描述的本发明的实施例的功能、步骤和/或操作并不需要以任意特定顺序来执行。此外，虽然以单数形式描述或要求保护了本发明的元件，但是，除非明确声明是单数形式，否则复数形式也是被考虑的。