DSP及FPGA之间的实时通信方法及实时通信系统.pdf

本发明公开了一种DSP及FPGA之间的实时通信方法及实时通信系统。所述DSP及FPGA之间的实时通信方法包括每接收到FPGA的一个发送帧同步信号时，将存储于DSP的所有待发送数据搬移并存放于数据发送寄存器，并在接收到FPGA的下一个发送帧同步信号时将暂存于数据发送寄存器的待发送数据同时传送到FPGA的数据发送流程，以及每接收到FPGA的一个接收帧同步信号时，接收由FPGA同时输入的指定数据长度的一部分接收数据，将该部分接收数据存放于数据接收寄存器，进而将存放于数据接收寄存器的该部分接收数据传送到DSP的数据接收流程。本发明大大提高了DSP及FPGA之间的数据交换速率，实现了数据在DSP及FPGA之间的双向、实时、高效传输，满足了用户获取即时通信服务的要求。

1.  一种DSP及FPGA之间的实时通信方法，其特征在于，包括：
每接收到FPGA的一个发送帧同步信号时，将存储于DSP的所有待发送数据搬移并存放于数据发送寄存器，并在接收到FPGA的下一个发送帧同步信号时将暂存于数据发送寄存器的待发送数据同时传送到FPGA的数据发送流程；
以及每接收到FPGA的一个接收帧同步信号时，接收由FPGA同时输入的指定数据长度的一部分接收数据，将该部分接收数据存放于数据接收寄存器，进而将存放于数据接收寄存器的该部分接收数据传送到DSP的数据接收流程。

2.  根据权利要求1所述的DSP及FPGA之间的实时通信方法，其特征在于，所述应用于DSP及FPGA的数据发送流程包括如下步骤：
S1、McBSP对FSX管脚进行实时扫描及判断其接收到来自FPGA的一个发送帧同步信号时，触发及执行一次用于将存储于DSP的RAM的待发送数据中指定数据长度的一部分数据移至数据发送寄存器的第一数据搬移操作；
S2、McBSP将第一数据搬移操作执行完毕时，继而将该部分发送数据从数据发送寄存器移至内部缓存；
S3、判断存储于RAM的待发送数据是否均已搬移完毕；如待发送数据搬移完毕，则执行下一步骤S4；
S4、McBSP对FSX管脚进行实时扫描及判断其接收到来自FPGA的下一个发送帧同步信号时将暂存于缓存的所有待发送数据同时传送到FPGA。

3.  根据权利要求2所述的DSP及FPGA之间的实时通信方法，其特征在 于，所述步骤S1中所述触发及执行一次用于将存储于RAM的待发送数据中指定长度的一部分数据移至数据发送寄存器的第一数据搬移操作的步骤包括：
S11、McBSP通过FSX管脚接收到FPGA的一个发送帧同步信号时，触发及生成第一数据搬移指令，并向内存管理模块发送第一数据搬移指令；
S12、内存管理模块接收第一数据搬移指令，从存储于RAM的待发送数据中选取指定数据长度的一部分发送数据，并将该部分发送数据转存到数据发送寄存器。

4.  根据权利要求2所述的DSP及FPGA之间的实时通信方法，其特征在于，所述步骤S3还包括如下步骤：
S31、如判断RAM中的待发送数据尚未搬移完毕，则触发及执行第一数据搬移操作，并在第一数据搬移操作执行完毕时，返回步骤S2。

5.  根据权利要求2所述的DSP及FPGA之间的实时通信方法，其特征在于，在所述步骤S4之后还包括如下步骤：
S5、停止该次数据发送流程，产生中断信号，在中断期间对内存管理模块的设置参数进行重配，并在内存管理模块参数重配操作执行完毕时，返回步骤S1。

6.  根据权利要求1所述的DSP及FPGA之间的实时通信方法，其特征在于，所述应用于DSP及FPGA的数据接收流程包括如下步骤：
S1′、McBSP对FSR管脚进行实时扫描及检测到来自FPGA的一个接收帧同步信号时，同时接收从DR管脚输入的指定数据长度的一部分接收数据，并将该部分接收数据存储于数据接收寄存器；
S2′、McBSP在将该部分接收数据存储于数据接收寄存器的同时，执行 将该部分接收数据移至DSP的第二数据搬移操作。

7.  根据权利要求5所述的DSP及FPGA之间的实时通信方法，其特征在于，所述步骤S2′中所述触发及执行将该部分接收数据移至DSP的第二数据搬移操作的步骤包括：
S21′、McBSP在该部分接收数据存入数据接收寄存器时，触发及生成用于将该部分接收数据从数据接收寄存器移至RAM的第二数据搬移指令，并向内存管理模块发送第二数据搬移指令；
S22′、内存管理模块接收到第二数据搬移指令时，将暂存于数据接收寄存器的该部分接收数据搬移及转存到RAM。

8.  根据权利要求5所述的DSP及FPGA之间的实时通信方法，其特征在于，在所述步骤S22′之后还包括如下步骤：
S23′、对FSR管脚进行实时扫描以判断是否继续接收到来自FPGA的接收帧同步信号；如继续接收到来自FPGA的接收帧同步信号，则返回步骤S1′；否则，停止该次数据接收流程。

9.  根据权利要求7所述的DSP及FPGA之间的实时通信方法，其特征在于，在所述步骤S23′之后还包括如下步骤：
S24′、产生中断信号，在中断期间对内存管理模块的设置参数进行重配，及在内存管理模块的参数重配操作执行完毕时，返回步骤S1′。

10.  一种应用如权利要求1至9中任一所述的DSP及FPGA之间的实时通信方法的实时通信系统，包括DSP及FPGA，所述DSP配置有至少一个McBSP并通过McBSP与所述FPGA建立通信连接，其特征在于，所述McBSP包括数据发送寄存器及数据接收寄存器；
每一所述McBSP均用于接收到所述FPGA的一个发送帧同步信号时，将 存储于所述DSP的所有待发送数据搬移并存放于所述数据发送寄存器，并在接收到由所述FPGA提供的下一个发送帧同步信号时将暂存于所述数据发送寄存器中的待发送数据同时传送到所述FPGA；
每一所述McBSP还用于在每接收到所述FPGA的一个接收帧同步信号时，接收由所述FPGA同时输入的指定数据长度的一部分接收数据，将该部分接收数据存放于所述数据接收寄存器，进而将存放于所述数据接收寄存器的该部分接收数据传送到所述DSP。

DSP及FPGA之间的实时通信方法及实时通信系统
技术领域
本发明涉及通信技术领域，更具体地说，涉及一种DSP及FPGA之间的实时通信方法及实时通信系统。
背景技术
在数据处理芯片领域，DSP具有极高的数据处理速率，FPGA芯片因可重复编程而具有较高的灵活性，业内通常采用将DSP与FPGA相结合的方式构建一个具有高数据处理效率的信号处理系统。由于通讯系统(例如GSM、TD-SCDMA)对传输数据的处理时间有着严格限制，以期达到传输数据的实时处理，满足用户对于即时通信的要求。而在上述信号处理系统中，DSP与FPGA之间的数据交换过程仍存在一定延迟。受限于DSP与FPGA之间的数据交换效率，上述信号处理系统仍然难以满足用户即时通信的要求。
发明内容
本发明要解决的技术问题在于针对现有技术的上述缺陷，提供一种可实现数据在DSP及FPGA之间双向、实时、高效传输的DSP及FPGA之间的实时通信方法及实时通信系统。
本发明解决其技术问题所采用的技术方案是：构造一种DSP及FPGA之间的实时通信方法，包括：
每接收到FPGA的一个发送帧同步信号时，将存储于DSP的所有待发送数据搬移并存放于数据发送寄存器，并在接收到FPGA的下一个发送帧同步信号时将暂存于数据发送寄存器的待发送数据同时传送到FPGA的数据发送流程；
以及每接收到FPGA的一个接收帧同步信号时，接收由FPGA同时输入的指定数据长度的一部分接收数据，将该部分接收数据存放于数据接收寄存器，进而将存放于数据接收寄存器的该部分接收数据传送到DSP的数据接收流程。
在本发明上述DSP及FPGA之间的实时通信方法中，所述应用于DSP及FPGA的数据发送流程包括如下步骤：
S1、McBSP对FSX管脚进行实时扫描及判断其接收到来自FPGA的一个发送帧同步信号时，触发及执行一次用于将存储于DSP的RAM的待发送数据中指定数据长度的一部分数据移至数据发送寄存器的第一数据搬移操作；
S2、McBSP将第一数据搬移操作执行完毕时，继而将该部分发送数据从数据发送寄存器移至内部缓存；
S3、判断存储于RAM的待发送数据是否均已搬移完毕；如待发送数据搬移完毕，则执行下一步骤S4；
S4、McBSP对FSX管脚进行实时扫描及判断其接收到来自FPGA的下一个发送帧同步信号时将暂存于缓存的所有待发送数据同时传送到FPGA。
在本发明上述DSP及FPGA之间的实时通信方法中，所述步骤S1中所述触发及执行一次用于将存储于RAM的待发送数据中指定长度的一部分数据移至数据发送寄存器的第一数据搬移操作的步骤包括：
S11、McBSP通过FSX管脚接收到FPGA的一个发送帧同步信号时，触 发及生成第一数据搬移指令，并向内存管理模块发送第一数据搬移指令；
S12、内存管理模块接收第一数据搬移指令，从存储于RAM的待发送数据中选取指定数据长度的一部分发送数据，并将该部分发送数据转存到数据发送寄存器。
在本发明上述DSP及FPGA之间的实时通信方法中，所述步骤S3还包括如下步骤：
S31、如判断RAM中的待发送数据尚未搬移完毕，则触发及执行第一数据搬移操作，并在第一数据搬移操作执行完毕时，返回步骤S2。
在本发明上述DSP及FPGA之间的实时通信方法中，在所述步骤S4之后还包括如下步骤：
S5、停止该次数据发送流程，产生中断信号，在中断期间对内存管理模块的设置参数进行重配，并在内存管理模块参数重配操作执行完毕时，返回步骤S1。
在本发明上述DSP及FPGA之间的实时通信方法中，所述应用于DSP及FPGA的数据接收流程包括如下步骤：
S1′、McBSP对FSR管脚进行实时扫描及检测到来自FPGA的一个接收帧同步信号时，同时接收从DR管脚输入的指定数据长度的一部分接收数据，并将该部分接收数据存储于数据接收寄存器；
S2′、McBSP在将该部分接收数据存储于数据接收寄存器的同时，执行将该部分接收数据移至DSP的第二数据搬移操作。
在本发明上述DSP及FPGA之间的实时通信方法中，所述步骤S2′中所述触发及执行将该部分接收数据移至DSP的第二数据搬移操作的步骤包括：
S21′、McBSP在该部分接收数据存入数据接收寄存器时，触发及生成 用于将该部分接收数据从数据接收寄存器移至RAM的第二数据搬移指令，并向内存管理模块发送第二数据搬移指令；
S22′、内存管理模块接收到第二数据搬移指令时，将暂存于数据接收寄存器的该部分接收数据搬移及转存到RAM。
在本发明上述DSP及FPGA之间的实时通信方法中，在所述步骤S22′之后还包括如下步骤：
S23′、对FSR管脚进行实时扫描以判断是否继续接收到来自FPGA的接收帧同步信号；如继续接收到来自FPGA的接收帧同步信号，则返回步骤S1′；否则，停止该次数据接收流程。
在本发明上述DSP及FPGA之间的实时通信方法中，在所述步骤S23′之后还包括如下步骤：
S24′、产生中断信号，在中断期间对内存管理模块的设置参数进行重配，及在内存管理模块的参数重配操作执行完毕时，返回步骤S1′。
本发明还构造一种DSP及FPGA之间的实时通信系统，包括DSP及FPGA，所述DSP配置有至少一个McBSP并通过McBSP与所述FPGA建立通信连接，所述McBSP包括数据发送寄存器及数据接收寄存器；
每一所述McBSP均用于接收到所述FPGA的一个发送帧同步信号时，将存储于所述DSP的所有待发送数据搬移并存放于所述数据发送寄存器，并在接收到由所述FPGA提供的下一个发送帧同步信号时将暂存于所述数据发送寄存器中的待发送数据同时传送到所述FPGA；
每一所述McBSP还用于在每接收到所述FPGA的一个接收帧同步信号时，接收由所述FPGA同时输入的指定数据长度的一部分接收数据，将该部分接收数据存放于所述数据接收寄存器，进而将存放于所述数据接收寄存器 的该部分接收数据传送到所述DSP。
实施本发明DSP及FPGA之间的实时通信方法及实时通信系统，可实现以下有益效果：
1、本发明将DSP中的McBSP作为DSP与FPGA之间的数据收发中转站，极大地提高了DSP与外部的FPGA之间的数据交换效率。
2、本发明将EDMA技术应用到DSP内的McBSP与RAM之间的数据交换，同时采用了McBSP及内存管理模块的数据同步处理机制。一方面，DSP中的内存管理模块的工作无需占用DSP的处理器资源，降低了DSP的运行负荷；另一方面，本发明上述数据同步处理机制极大地提高了DSP内部元件(即McBSP与RAM)之间的数据交换速率，实现了数据在DSP与FPGA之间的双向、实时传输。
3、本发明在DSP/FPGA之间的数据收发过程中设置中断控制机制，本发明可将该中断控制机制与DSP的数据处理过程紧密衔接，以适应于对数据处理时限要求严苛的通讯系统。
附图说明
图1为本发明的第一个较佳实施例提供的DSP与FPGA之间的实时通信系统的结构框图；
图2为图1所示的DSP与FPGA之间的实时通信系统的DSP的结构框图；
图3为图2所示的DSP的McBSP的结构框图；
图4是本发明第二个较佳实施例提供的DSP与FPGA之间的实时通信方法中包含的从DSP到FPGA的数据发送流程的流程图；
图5是本发明第三个较佳实施例提供的DSP与FPGA之间的实时通信方 法中包含的从FPGA到DSP的数据接收流程的流程图。
具体实施方式
为了解决现有的应用于通信基站的信号处理系统的DSP100与FPGA200之间存在一定的数据传输时延，致使通信基站无法为用户提供即时通信服务的缺陷，本发明的创新点在于：
1、将DSP100中的McBSP101(Multichannel Buffered Serial Port，即多通道缓冲串行口)作为通信双方DSP100与FPGA200之间的数据收发中转站，提高了DSP100与外部的FPGA200之间的数据交换效率。
2、本发明将EDMA(Enhanced Direct MemoryAccess)技术应用到DSP100中的McBSP101与RAM103之间的数据交换，同时采用了McBSP101与内存管理模块102的数据同步处理机制。
该数据同步处理机制如下：在从DSP100到FPGA200的数据发送流程中，McBSP101一旦检测到来自FPGA200的一个发送帧同步信号，则先将RAM103中的待发送数据全部移至内部缓存，再触发及生成一个EDMA事件，从而将暂存于内部缓存的待发送数据全部转存到FPGA200；在从FPGA200到DSP100的数据接收流程中，McBSP101每检测到来自FPGA200的一个接收帧同步信号时，同时接收由FPGA200提供的部分接收数据，并触发及生成一个EDMA事件，从而将该部分接收数据从McBSP101转存到DSP100的RAM103。
由此，一方面，DSP100的内存管理模块102的工作无需占用DSP100的处理器资源，降低了DSP100的运行负荷，另一方面，本发明应用于DSP100的数据同步处理机制极大地提高了DSP100内部元件(即McBSP101与 RAM103)之间的数据交换速率，达到了数据在DSP100与FPGA200之间实时传输的技术效果。
3、在DSP100/FPGA200之间的数据收发过程中设置中断控制机制，并可通过该中断控制机制与DSP100的数据处理过程紧密衔接，以适应于对数据处理时限要求严苛的通讯系统。
由于本发明采用了将DSP100中的McBSP101作为通信双方DSP100与FPGA200之间的数据收发中转站，以及将EDMA技术应用到DSP100内部元件之间的数据交换的设计，所以解决了现有技术中应用于通信基站的信号处理系统的DSP100与FPGA200之间存在一定的数据传输时延，致使通信基站无法为用户提供即时通信服务的技术问题，实现了数据在DSP100与FPGA200之间的双向、实时、高效传输，以及实现了通过基站为用户提供即时通信服务的目的。
下面将结合附图及实施例，对本发明作进一步说明：
首先，以本发明的第一个较佳实施方式为例，结合附图1至附图3对本发明应用于DSP100及FPGA200的通信系统的系统架构进行说明：
如图1所示，在本发明应用于DSP100(Digital Signal Processor，即数字信号处理器)及FPGA200(Field-Programable Gate Array，即现场可编程门阵列)的通信系统中，该DSP100配置有至少一个McBSP101(Multichannel Buffered Serial Port，即多通道缓冲串行口)，并通过McBSP101与FPGA200建立通信连接。每一个McBSP101均包括数据发送寄存器1019(DXR)及数据接收寄存器1018(DRR)。
上述每一个McBSP101均用于接收到FPGA200的一个发送帧同步信号时，将存储于DSP100的待发送数据全部搬移及存放于数据发送寄存器1019， 及在接收到FPGA200的下一个发送帧同步信号时将暂存于数据发送寄存器1019中的所有待发送数据同时传送到FPGA200。
上述每一个McBSP101还用于在每接收到来自FPGA200的一个接收帧同步信号时，接收由FPGA200同时输入的指定数据长度的一部分接收数据，将该部分接收数据存放于数据接收寄存器1018，进而将存放于数据接收寄存器1018的该部分接收数据传送到DSP100。
如图2所示，在本发明中，DSP100包括依次连接的至少一个McBSP101、内存管理模块102及RAM103(RandomAccess Memory)。
该RAM103用于存储待发送数据以及来自FPGA200的接收数据。
该McBSP101用于接收到来自FPGA200的一个发送帧同步信号时，触发及生成第一数据搬移指令，并向内存管理模块102发送第一数据搬移指令。
该内存管理模块102用于执行第一数据搬移指令，从存储于RAM103的待发送数据中选取指定数据长度的一部分发送数据(即32bit数据)，并将该部分发送数据搬移及存放于McBSP101的数据发送寄存器1019。
该McBSP101还用于判断该部分发送数据移至缓存时，触发及生成第一数据搬移指令，并向内存管理模块102发送第一数据搬移指令。
该McBSP101还用于将暂存于数据发送寄存器1019的该部分发送数据移至缓存，以及判断RAM103中的待发送数据均已移至缓存时，将缓存中的待发送数据一起传送到FPGA200。
该McBSP101还用于通过FSR管脚接收由FPGA200输入的接收帧同步信号以及通过DR管脚接收由FPGA200同时输入的指定数据长度的一部分接收数据(即32bit数据)，并将该部分接收数据暂存于数据接收寄存器1018。
该处理模块还用于生成第二数据搬移指令，控制内存管理模块102将暂 存于数据接收寄存器1018的该部分接收数据搬移及转存到RAM103。
本发明将EDMA(Enhanced Direct Memory Access)技术应用到了DSP100中McBSP101与RAM103之间的数据搬移过程，大大提高了DSP100内部元件的数据交换效率。
如图3所示，本发明McBSP101包括FSR管脚1011(接受帧同步)、FSX管脚1012(发送帧同步)、DR管脚1013(串行数据接收)、DX管脚1014(串行数据发送)、CLKR管脚1015(接收时钟)、CLKX管脚1016(发送时钟)、缓存1017、数据接收寄存器1018(DRR)以及数据发送寄存器1019(DXR)。
下面将以本发明的第二个较佳实施方式为例，结合图4对本发明从DSP100到FPGA200的数据发送流程进行说明：
如图4所示，在步骤S101中，McBSP101等待接收来自FPGA200的发送时钟信号及发送帧同步信号。
在步骤S102中，McBSP101对FSX管脚1012进行实时扫描以判断其是否接收来自FPGA200的发送时钟信号及发送帧同步信号。如McBSP101接收到FPGA200的发送帧同步信号，则执行步骤S103。否则，返回上一步骤S101。
在步骤S103中，McBSP101触发及生成第一数据搬移指令，并向内存管理模块102发送第一数据搬移指令。
在步骤S104中，内存管理模块102接收第一数据搬移指令，从存储于RAM103的待发送数据中选取指定数据长度的一部分发送数据(即32bit的发送数据)，并将该32bit的发送数据搬移及存储到McBSP101的数据发送寄存器1019。
在步骤S105中，McBSP101将暂存于数据发送寄存器1019的该32bit的发送数据移至其内部缓存。
在步骤S106中，McBSP101通过内存管理模块102判断RAM103中的待发送数据是否均已移至McBSP101的缓存。如RAM103中的待发送数据未全部移至McBSP101的缓存，则循环执行步骤S103至步骤S105，直至RAM103中的待发送数据均移至McBSP101的内部缓存。否则，执行下一步骤S107。
在步骤S107中，McBSP101接收DSP100的数据发送指令，将暂存于缓存的待发送数据一起传送到FPGA200。
在步骤S108中，本发明DSP100及FPGA200之间的实时通信系统完成了将该批次的待发送数据(共计16个32bit的数据)从DSP100传送到FPGA200的数据发送操作，停止从DSP100到FPGA200的数据发送流程，并通过McBSP101产生中断信号。
在步骤S109中，DSP100在中断期间对内存管理模块102的设置参数进行重新配置，以便于下一个从DSP100到FPGA200的数据发送流程的顺利进行。
步骤S109执行完毕之后跳回步骤S101。
下面将以本发明的第三个较佳实施方式为例，结合图5对本发明从FPGA200到DSP100的数据接收流程进行说明：
如图5所示，在步骤S101′中，McBSP101等待接收来自FPGA200的接收时钟信号及接收帧同步信号。
在步骤S102′中，McBSP101对FSR管脚1011进行实时扫描以判断其是否接收到来自FPGA200的一个接收帧同步信号。如McBSP101未接收到来自FPGA200的接收时钟及接收帧同步信号，则返回步骤S101′。如McBSP101已接收到来自FPGA200的接收时钟及接收帧同步信号，则执行下一步骤S103′。
在步骤S103′中，McBSP101通过DR管脚接收由FPGA200同时输入的指定数据长度的一部分接收数据(即32bit接收数据)。
在步骤S104′中，McBSP101将该32bit接收数据搬移及暂存到数据接收寄存器1018。
在步骤S105′中，McBSP101触发及生成用于将暂存于数据接收寄存器1018的该32bit接收数据移至RAM103的第二数据搬移指令，并向内存管理模块102发送第二数据搬移指令。
在步骤S106′中，内存管理模块102接收第二数据搬移指令，将暂存于数据接收寄存器1018的该32bit接收数据搬移及转存到RAM103。
在步骤S107′中，McBSP101对FSR管脚进行实时扫描以判断其是否接收到来自FPGA200的下一个接收帧同步信号。如McBSP101接收到来自FPGA200的下一个接收帧同步信号，则循环执行步骤S103′至S107′。否则，执行下一步骤S108′。
在步骤S108′中，本发明DSP100及FPGA200之间的实时通信系统完成了将该批次的待接收数据(共计156个32bit数据)从FPGA200传送到DSP100的数据接收操作，停止从FPGA200到DSP100的该次数据接收流程，并通过FPGA200产生中断信号。
在步骤S109′中，DSP100在中断期间对内存管理模块102的设置参数进行重新配置，以便于下一个从FPGA200到DSP100的数据接收流程的顺利进行。
步骤S109′执行完毕后跳回步骤S101′。
上面结合附图对本发明的实施例进行了描述，但是本发明并不局限于上述的具体实施方式，上述的具体实施方式仅仅是示意性的，而不是限制性的， 本领域的普通技术人员在本发明的启示下，在不脱离本发明宗旨和权利要求所保护的范围情况下，还可做出很多形式，这些均属于本发明的保护之内。