数据处理设备及方法.pdf

数据处理设备在OFDM符号的预定数量子载波信号上传送数据比特。该数据处理设备包括操作成对LDPC编码数据比特执行奇偶交织的奇偶交织器，所述数据比特通过根据包括与LDPC码的奇偶比特对应的奇偶矩阵的LDPC码奇偶校验矩阵来执行LDPC编码而获得，该奇偶矩阵具有阶梯式结构使得LDPC编码数据比特的奇偶比特交织到不同奇偶比特位置。映射单元将已奇偶交织比特映射到与OFDM子载波信号的调制方案的调制符号对应的数据符号。符号交织器配置为将预定数量数据符号读入到符号交织器存储器以供映射，且从交织器存储器读出数据符号以执行映射，读出具有不同于读入的顺序，该顺序由地址集合确定。地址集合由地址生成器生成。

1.  一种用于通过正交频分复用(OFDM)符号的预定数量子载波信号传输数据比特的数据处理设备，所述数据处理设备包括
奇偶交织器，可操作成对通过根据低密度奇偶校验(LDPC)码的奇偶校验矩阵对所述数据比特进行LDPC编码所获得的LDPC编码数据比特执行奇偶交织，使得所述LDPC编码数据比特的奇偶比特被交织到不同奇偶比特位置，所述奇偶校验矩阵包括与LDPC码的奇偶比特对应的奇偶矩阵，所述奇偶矩阵具有阶梯式结构，
映射单元，用于将所述已奇偶交织比特映射到与所述OFDM子载波信号的调制方案的调制符号对应的数据符号，
符号交织器，配置为可操作成将用于映射到所述OFDM子载波信号的所述预定数量数据符号读入到符号交织器存储器，并从所述符号交织器存储器读出用于所述OFDM子载波的所述数据符号以实现所述映射，所述读出具有不同于所述读入的顺序，所述顺序根据地址集合确定，具有在所述OFDM符号的所述子载波信号上交织所述数据符号的作用，
地址生成器，可操作成生成所述地址集合，对所述输入符号的每个输入符号生成地址以指示要把所述数据符号映射到其上的所述子载波信号之一，所述地址生成器包括
线性反馈移位寄存器，包括预定数量的寄存器级并且可操作成根据生成多项式来生成伪随机比特序列，
置换电路，可操作成接收所述移位寄存器级的内容并根据置换码置换所述寄存器级中存在的比特以形成所述OFDM子载波之一的地址，以及
控制单元，结合地址校验电路可操作成在生成的地址超过预定最大有效地址时重新生成地址，其中
所述预定最大有效地址大约为三万两千，
所述线性反馈移位寄存器具有十四个寄存器级，所述线性反馈移位寄存器的生成多项式为 R i ′ [ 13 ] = R i - 1 ′ [ 0 ] ⊕ R i - 1 ′ [ 1 ] ⊕ R i - 1 ′ [ 2 ] ⊕ R i - 1 ′ [ 12 ] , ]]>并且所述置换码依照下表根据所述第n寄存器级中存在的比特与附加比特形成第i个数据符号的十五位地址R_i[n]：


2.  如权利要求1所述的数据处理设备，其中，当所述LDPC码的奇偶比特数M为非质数值、P和q是所述奇偶比特数M的两个除1和M以外的约数以致于这两个约数P和q的乘积等于所述奇偶比特数M、K为所述LDPC码的信息比特数、x为大于等于0且小于P的整数、并且y为大于等于0且小于q的整数时，
所述奇偶交织器将包括所述LDPC码的从第K+1至第K+M码比特的奇偶比特中的第K+qx+y+1码比特交织到第K+Py+x+1码比特位置。

3.  如权利要求2所述的数据处理设备，包括：
置换器，用于当所述LDPC编码数据比特的两个或两个以上码比特作为所述数据符号之一被传输时，对所述已奇偶交织LDPC编码数据比特执行置换处理以对所述已奇偶交织LDPC编码数据比特进行置换，使得与所述奇偶校验矩阵的任意行中的1值对应的多个码比特不被合并到同一数据符号。

4.  如权利要求3所述的数据处理设备，其中，所述LDPC码的所述奇偶校验矩阵包括与所述LDPC码的信息比特对应的信息矩阵，所述信息矩阵具有循环结构；以及，当所述LDPC编码数据比特被写入到比特交织器存储器时，在所述存储器中沿列方向把每个LDPC码的编码比特存储在行和所述列方向，并且随后沿所述行方向从所述比特交织器存储器将其读出以组成符号，所述置换器在所述置换处理时执行列扭曲交织以改变写入开始位置，在所述写入开始位置开始将所述LDPC码的编码比特沿所述列方向写入到所述比特交织器存储器的每列。

5.  如权利要求4所述的数据处理设备，其中，通过与所述奇偶交织对应的列置换，将所述LDPC码的所述奇偶校验矩阵中的所述奇偶矩阵变换为伪循环结构，使得所述奇偶矩阵的部分除所述奇偶矩阵的特定部分之外具有循环结构。

6.  如权利要求5所述的数据处理设备，其中，当m个所述LDPC编码数据比特组成一个符号、所述LDPC码具有N比特的码长且b为正整数时；
所述比特交织器存储器在所述行方向存储mb比特且在所述列方向存储N/mb比特；
所述LDPC编码数据比特被沿所述列方向写入到所述比特交织器存储器且随后被沿所述行方向从所述比特交织器存储器读出；以及
沿所述行方向从所述比特交织器存储器所读出的mb个编码比特组成b个符号。

7.  如权利要求1所述的数据处理设备，其中，所述OFDM符号包括设置来承载已知符号的导频子载波，并且所述预定最大有效地址取决于所述OFDM符号中存在的所述导频子载波符号的数量。

8.  一种使用正交频分复用(OFDM)符号的预定数量子载波传输数据比特的发送器，所述发送器包括：
低密度奇偶校验(LDPC)编码器，配置成可操作为根据LDPC码的奇偶校验矩阵对所述数据比特进行LDPC编码，所述奇偶校验矩阵包括与所述LDPC码的奇偶比特对应的奇偶矩阵，所述奇偶矩阵具有阶梯式结构，
奇偶交织器，可操作成对所述LDPC编码数据比特执行奇偶交织使得所述LDPC码的奇偶比特被交织到不同奇偶比特位置，
映射单元，可操作成将所述已奇偶交织编码数据比特映射到与所述OFDM子载波信号的调制方案的调制符号对应的数据符号，
符号交织器，配置成可操作为将用于映射到所述OFDM子载波信号的所述预定数量数据符号读入到所述符号交织器存储器，且将用于所述OFDM子载波的所述数据符号从所述交织器存储器读出以执行所述映射，所述读出具有不同于所述读入的顺序，所述顺序根据地址集合确定，具有在所述子载波信号上交织所述数据符号的作用，
地址生成器，可操作成生成所述地址集合，对所述数据符号的每个数据符号生成地址以指示要把所述数据符号映射到其上的所述子载波信号之一，所述地址生成器包括
线性反馈移位寄存器，包括预定数量的寄存器级，并且可操作成根据生成多项式来生成伪随机比特序列，
置换电路，可操作成接收所述移位寄存器级的内容并依照置换码置换所述寄存器级中存在的比特以形成所述OFDM子载波之一的地址，以及
控制单元，结合地址校验电路可操作成在生成的地址超过预定最大有效地址时重新生成地址，其中
所述预定最大有效地址大约为三万两千，
所述线性反馈移位寄存器具有十四个寄存器级，所述线性反馈移位寄存器的生成多项式为 R i ′ [ 13 ] = R i - 1 ′ [ 0 ] ⊕ R i - 1 ′ [ 1 ] ⊕ R i - 1 ′ [ 2 ] ⊕ R i - 1 ′ [ 12 ] , ]]>并且所述置换码依照下表根据所述第n寄存器级中存在的比特与附加比特形成第i个数据符号的十五位地址R_i[n]：


9.  如权利要求8所述的发送器，其中，所述发送器配置成可操作为根据诸如数字视频广播-地面、数字视频广播-手持标准、数字视频广播-地面2标准或数字视频广播-有线2标准等数字视频广播标准来发送数据。

10.  一种通过正交频分复用(OFDM)符号的预定数量子载波信号传输数据比特的方法，所述方法包括：
对通过根据低密度奇偶校验(LDPC)码的奇偶校验矩阵对所述数据比特进行LDPC编码所获得的LDPC编码数据比特执行奇偶交织，使得所述LDPC编码数据比特的奇偶比特被交织到不同奇偶比特位置，所述奇偶校验矩阵包括与所述LDPC码的奇偶比特对应的奇偶矩阵，所述奇偶矩阵具有阶梯式结构，
将所述已奇偶交织比特映射到与所述OFDM子载波信号的调制方案的调制符号对应的数据符号，
将用于映射到所述OFDM子载波信号的预定数量数据符号读入到符号交织器存储器，
从所述符号交织器存储器读出用于所述OFDM子载波的所述数据符号以执行所述映射，所述读出具有不同于所述读入的顺序，所述顺序根据地址集合确定，具有在所述子载波信号上交织所述数据符号的作用，
生成所述地址集合，对所述输入符号的每个输入符号生成地址以指示要把所述数据符号映射到其上的所述子载波信号之一，所述生成所述地址集合包括：
使用包括预定数量的寄存器级的线性反馈移位寄存器以根据生成多项式生成伪随机比特序列，
使用可操作成接收所述移位寄存器级的内容的置换电路来根据置换码置换所述寄存器级中存在的比特以形成地址，以及
当生成的地址超过预定最大有效地址时重新生成地址，特征在于：
所述预定最大有效地址大约为三万两千，
所述线性反馈移位寄存器具有十四个寄存器级，所述线性反馈移位寄存器的生成多项式为 R i ′ [ 13 ] = R i - 1 ′ [ 0 ] ⊕ R i - 1 ′ [ 1 ] ⊕ R i - 1 ′ [ 2 ] ⊕ R i - 1 ′ [ 12 ] , ]]>并且所述置换码依照下表根据所述第n寄存器级中存在的比特与附加比特形成第i个数据符号的十五位地址R_i[n]：



11.  如权利要求10所述的方法，其中，在所述LDPC码的奇偶比特数M为非质数值、P和q是所述奇偶比特数M的两个除1和M以外的约数以致于这两个约数P和q的乘积等于所述奇偶比特数M、K为所述LDPC码的信息比特数、x为大于等于0且小于P的整数、并且y为大于等于0且小于q的整数时，
所述奇偶交织包括将所述LDPC码的从第K+1至第K+M码比特的奇偶比特中的第K+qx+y+1码比特交织到第K+Py+x+1码比特位置。

12.  如权利要求11所述的方法，包括：
当所述LDPC编码数据比特的两个或两个以上编码比特作为所述数据符号之一被传输时，对所述已奇偶交织LDPC编码数据比特执行置换，使得与所述奇偶校验矩阵的任意行中的1值对应的多个码比特不被合并到同一数据符号。

13.  如权利要求12所述的方法，其中，所述LDPC码的所述奇偶校验矩阵包括与所述LDPC码的信息比特对应的信息矩阵，所述信息矩阵具有循环结构；以及，当所述LDPC编码数据比特被写入到比特交织器存储器时，在所述存储器中沿列方向把每个LDPC码的编码比特存储在行和所述列方向，并且随后沿所述行方向从所述比特交织器存储器将其读出以组成符号，所述置换器在所述置换处理时执行列扭曲交织以改变写入开始位置，在所述写入开始位置开始将所述LDPC码的编码比特沿所述列方向写入到所述比特交织器存储器的每列。

14.  如权利要求13所述的方法，其中，所述列扭曲交织包括通过与所述奇偶交织对应的列置换将所述LDPC码的所述奇偶校验矩阵中的所述奇偶矩阵置换为伪循环结构，使得所述奇偶矩阵的部分除了所述奇偶矩阵的特定部分之外具有循环结构。

15.  如权利要求14所述的方法，其中，当m个所述LDPC编码数据比特组成一个符号、所述LDPC码具有N比特的码长且b为正整数时；
所述存储到所述比特交织器存储器包括在所述行方向存储mb比特且在所述列方向存储N/mb比特；
沿所述列方向将所述LDPC编码数据比特写入到所述比特交织器存储器，并
沿所述行方向从所述比特交织器存储器读出；以及
沿所述行方向从所述比特交织器存储器读出的mb个编码数据比特组成b个符号。

16、  如权利要求10所述的方法，其中，所述OFDM符号包括设置来承载已知符号的导频子载波，并且所述预定最大有效地址取决于所述OFDM符号中存在的所述导频子载波符号的数量。

17.  一种通过正交频分复用(OFDM)符号的预定数量子载波传输数据比特的方法，所述方法包括：
根据LDPC码的奇偶校验矩阵对所述数据比特进行LDPC编码，所述奇偶校验矩阵包括与所述LDPC码的奇偶比特对应的奇偶矩阵，所述奇偶矩阵具有阶梯式结构，
对所述LDPC编码数据比特执行奇偶交织，使得所述LDPC码的奇偶比特被交织到不同奇偶比特位置，
将所述已奇偶交织编码比特映射到与所述OFDM子载波信号的调制方案的调制符号对应的数据符号，
将用于映射到所述OFDM子载波信号的所述预定数量数据符号读入到符号交织器存储器，
将用于所述OFDM子载波的所述数据符号从所述交织器存储器读出以执行所述映射，所述读出具有不同于所述读入的顺序，所述顺序根据地址集合确定，具有在所述子载波信号上交织所述数据符号的作用，
生成所述地址集合，对所述输入符号的每个输入符号生成地址以指示要把所述数据符号映射到其上的所述子载波信号之一，所述生成所述地址集合包括
使用包括预定数量的寄存器级的线性反馈移位寄存器以根据生成多项式生成伪随机比特序列，
使用可操作成接收所述移位寄存器级的内容的置换电路从而根据置换码置换所述寄存器级中存在的比特以形成地址，以及
当生成的地址超过预定最大有效地址时重新生成地址，其中
所述预定最大有效地址大约为三万两千，
所述线性反馈移位寄存器具有十四个寄存器级，所述线性反馈移位寄存器的生成多项式为 R i ′ [ 13 ] = R i - 1 ′ [ 0 ] ⊕ R i - 1 ′ [ 1 ] ⊕ R i - 1 ′ [ 2 ] ⊕ R i - 1 ′ [ 12 ] , ]]>并且所述置换码依照下表根据所述第n寄存器级中存在的比特与附加比特形成第i个数据符号的十五位地址R_i[n]：


18.  如权利要求17所述的方法，包括在根据诸如数字视频广播-地面、数字视频广播-手持标准、数字视频广播-地面2标准或数字视频广播-有线2标准等数字视频广播标准所调制的OFDM符号上发送所述数据符号。

19.  一种配置成可操作为从接收自正交频分复用(OFDM)符号的预定数量子载波信号的数据符号中恢复数据比特且形成输出比特流的数据处理设备，所述数据处理设备包括：
符号解交织器，可操作成将来自所述OFDM子载波信号的所述预定数量数据符号读入到数据交织器存储器，并且从所述符号交织器存储器将所述数据符号读出到输出符号流以执行映射，所述读出具有不同于所述读入的顺序，所述顺序根据地址集合确定，具有从所述OFDM子载波信号把所述数据符号交织到所述输出符号流的作用，
解映射单元，可操作成通过将表示所述OFDM子载波信号的调制符号的所述输出符号流的每个输出符号流转换成与调制方案对应的数据比特，从所述输出符号流的所述数据符号生成已奇偶交织LDPC编码数据比特，
逆置换器，适合执行逆置换处理以实现置换处理的逆，所述置换处理被应用于所述已奇偶交织LDPC编码数据比特以对所述LDPC编码数据比特进行置换，使得与对所述数据比特进行编码所用的LDPC码的信息比特所对应的信息矩阵的任意行中的1值对应的多个所述LDPC编码数据比特不被合并到同一符号；以及
LDPC解码器，适合对已执行了所述逆置换处理的所述LDPC编码数据比特执行LDPC解码以形成所述输出数据比特，其中，所述符号解交织器包括
地址生成器，可操作成生成所述地址集合，对所述接收数据符号的每个接收数据符号生成地址以指示要把所述接收数据符号从哪个OFDM子载波信号映射到所述输出符号流，所述地址生成器包括
线性反馈移位寄存器，包括预定数量的寄存器级并且可操作成根据生成多项式生成伪随机比特序列，
置换电路，可操作成接收所述移位寄存器级的内容，并且根据置换码置换所述寄存器级中存在的比特以形成所述OFDM子载波之一的地址，以及
控制单元，结合地址校验电路可操作成在生成的地址超过预定最大有效地址时重新生成地址，并且其中
所述预定最大有效地址大约为三万两千，
所述线性反馈移位寄存器具有十四个寄存器级，所述线性反馈移位寄存器的生成多项式为 R i ′ [ 13 ] = R i - 1 ′ [ 0 ] ⊕ R i - 1 ′ [ 1 ] ⊕ R i - 1 ′ [ 2 ] ⊕ R i - 1 ′ [ 12 ] , ]]>并且所述置换码依照下表根据所述第n寄存器级中存在的比特与附加比特形成第i个数据符号的十五位地址R_i[n]：


20、  如权利要求19所述的数据处理设备，其中，由所述逆置换器对所述LDPC编码数据所执行的所述逆置换处理具有对由发送器中的对应置换器执行的所述编码数据比特的置换进行反转的作用，所述对应置换器已经对LDPC编码数据比特执行了奇偶交织，所述LDPC编码数据比特通过以下处理获得：根据LDPC码的奇偶校验矩阵执行LDPC编码使得所述LDPC编码数据比特的奇偶比特被交织到不同奇偶比特位置，所述奇偶校验矩阵包括与所述LDPC码的奇偶比特对应的奇偶矩阵，所述奇偶矩阵具有阶梯式结构；且接着对所述LDPC编码数据比特执行置换处理以对所述LDPC编码数据比特的码比特进行置换使得与所述LDPC编码比特的信息比特所对应的信息矩阵的任意行中的1值对应的所述LDPC码的多个所述LDPC编码数据比特不被合并到同一符号，并且其中，所述LDPC解码器使用通过对所述奇偶校验矩阵至少执行与所述奇偶交织对应的列置换而获得的已变换奇偶校验矩阵来对已执行了所述逆置换且没有执行与所述奇偶交织对应的奇偶解交织的LDPC码执行所述LDPC解码。

21.  如权利要求20所述的数据处理设备，其中，所述OFDM符号包括设置来承载已知符号的导频子载波，且所述预定最大有效地址取决于所述OFDM符号中存在的所述导频子载波符号的数量。

22.  如权利要求20或21所述的数据处理设备，其中，所述符号交织器存储器被配置为：对于偶数OFDM符号通过根据连续顺序读入所述数据符号并根据由所述地址生成器所生成的所述地址集合从所述符号交织器存储器读出所述数据符号、而对于奇数OFDM符号通过根据由所述地址生成器所生成的所述地址集合将所述数据符号读入所述符号交织器存储器并根据连续顺序从所述符号交织器存储器读出所述数据符号，来实现所述接收数据符号从所述子载波信号到所述输出符号流的映射。

23.  一种从正交频分复用符号的预定数量子载波信号恢复数据比特以形成输出比特流的接收器，所述接收器包括
符号解交织器，可操作成将来自所述OFDM子载波信号的所述预定数量数据符号读入到符号交织器存储器，并从所述符号交织器存储器把所述数据符号读出到输出符号流以执行映射，所述读出具有不同于所述读入的顺序，所述顺序根据地址集合确定，具有把所述数据符号从所述OFDM子载波信号交织到所述输出符号流的作用，
解映射单元，可操作成通过将由所述OFDM子载波信号的调制符号所表示的所述输出符号流的每个数据符号转换为与所所用调制方案对应的数据比特来从所述输出符号流的数据符号生成已奇偶交织LDPC编码数据比特，
逆置换器，适合执行逆置换处理以实现置换处理的逆，所述置换处理被应用于所述已奇偶交织LDPC编码数据比特以对所述LDPC编码数据比特进行置换，使得与对所述LDPC编码数据比特进行编码所用的LDPC码的信息比特所对应的信息矩阵的任意行中的1值对应的多个所述LDPC编码数据比特不被合并到同一符号；以及
LDPC解码器，对已执行了所述逆置换处理的所述LDPC编码数据比特执行LDPC解码以形成输出数据比特，其中，所述符号解交织器包括
地址生成器，可操作成生成所述地址集合，对所述接收数据符号的每个接收数据符号生成地址以指示要把所述接收数据符号从哪个所述OFDM子载波信号映射到所述输出符号流，所述地址生成器包括
线性反馈移位寄存器，包括预定数量的寄存器级并且可操作成根据生成多项式来生成伪随机比特序列，
置换电路，可操作成接收所述移位寄存器级的内容并根据置换码置换所述寄存器级中存在的比特以形成所述OFDM子载波之一的地址，以及
控制单元，结合地址校验电路可操作成在生成的地址超过预定最大有效地址时重新生成地址，并且其中
所述预定最大有效地址大约为三万两千，
所述线性反馈移位寄存器具有十四个寄存器级，所述线性反馈移位寄存器的生成多项式为 R i ′ [ 13 ] = R i - 1 ′ [ 0 ] ⊕ R i - 1 ′ [ 1 ] ⊕ R i - 1 ′ [ 2 ] ⊕ R i - 1 ′ [ 12 ] , ]]>并且所述置换码依照下表根据第n寄存器级中存在的比特与附加比特形成第i个数据符号的十五位地址R_i[n]：


24.  如权利要求23所述的接收器，其中，已经根据诸如数字视频广播-地面、数字视频广播-手持标准、数字视频广播-地面2标准或数字视频广播-有线2标准等数字视频广播标准来将所述数据比特调制到所述OFDM符号。

25.  一种从正交频分复用(OFDM)符号的预定数量子载波信号所收到的数据符号中恢复数据比特以形成输出比特流的方法，所述方法包括：
将来自所述OFDM子载波信号的所述预定数量数据符号读入到数据交织器存储器，
从所述符号交织器存储器将所述数据符号读出到输出符号流以执行来自所述OFDM符号的子载波信号的所述数据符号的解交织，所述读出具有不同于所述读入的顺序，所述顺序根据地址集合确定，具有把所述数据符号从所述OFDM子载波信号解交织到所述输出符号流的作用，
通过把由所述OFDM子载波信号的调制符号所表示的每个数据符号根据调制方案转换为已交织编码数据比特，从所述输出符号流的所述数据符号生成已奇偶交织LDPC编码数据比特，
执行逆置换处理以实现置换处理的逆，所述置换处理被应用于所述已奇偶交织LDPC编码数据比特以对所述LDPC编码数据比特进行置换，使得与所述LDPC码的信息比特所对应的信息矩阵的任意行中的1值对应的多个所述LDPC编码数据比特不被合并到同一符号；以及
对已执行了所述逆置换处理的所述LDPC编码数据比特执行LDPC解码以形成所述输出数据比特，其中，所述读入到所述符号交织器存储器和所述从所述符号交织器存储器读出包括
生成地址集合，对所述接收数据符号的每个接收数据符号生成地址以指示要把所述接收数据符号从哪个OFDM子载波信号映射到所述输出符号流，所述生成所述地址集合包括：
使用包括预定数量的寄存器级的线性反馈移位寄存器来根据生成多项式来生成伪随机比特序列，
使用置换电路来接收所述移位寄存器级的内容并根据置换码来置换所述寄存器级中存在的比特以形成地址，以及
当生成的地址超过预定最大有效地址时重新生成地址，所述预定最大有效地址大约为三万两千，
所述线性反馈移位寄存器具有十四个寄存器级，所述线性反馈移位寄存器的生成多项式为 R i ′ [ 13 ] = R i - 1 ′ [ 0 ] ⊕ R i - 1 ′ [ 1 ] ⊕ R i - 1 ′ [ 2 ] ⊕ R i - 1 ′ [ 12 ] , ]]>并且所述置换码依照下表根据所述第n寄存器级中存在的比特与附加比特形成第i个数据符号的十五位地址R_i[n]：


26.  如权利要求25所述的方法，其中，所述对所述已交织LDPC编码数据执行逆置换处理具有对所述已奇偶交织LDPC编码数据比特的置换进行反转的作用，所述已奇偶交织LDPC编码数据比特通过以下处理获得：根据所述LDPC码的奇偶校验矩阵执行LDPC编码使得所述LDPC码的奇偶比特被交织到不同奇偶比特位置，所述奇偶校验矩阵包括与所述LDPC码的奇偶比特对应的奇偶矩阵，所述奇偶矩阵具有阶梯式结构；且接着对所述LDPC编码数据比特执行置换处理以对所述LDPC编码数据比特的码比特进行置换使得与所述LDPC码的信息比特所对应的信息矩阵的任意行中的1值对应的所述LDPC编码数据比特的多个码比特不被合并到同一符号，并且其中，使用通过对所述奇偶校验矩阵至少执行与所述奇偶交织对应的列置换而获得的已变换奇偶校验矩阵来对已执行了所述逆置换且没有执行与所述奇偶交织对应的奇偶解交织的所述LDPC编码比特执行所述LDPC解码。

27.  如权利要求25所述的方法，其中，所述OFDM符号包括设置来承载已知符号的导频子载波，且所述预定最大有效地址取决于OFDM符号中存在的所述导频子载波符号的数量。

28.  如权利要求25所述的方法，其中，所述符号交织器存储器的所述数据符号的所述读入和所述读出包括
对于偶数OFDM符号，根据连续顺序读入所述数据符号并根据由所述地址生成器所生成的所述地址集合从所述符号交织器存储器读出所述数据符号，而
对于奇数OFDM符号，根据由所述地址生成器所生成的所述地址集合来将所述数据符号读入到所述符号交织器存储器并根据连续顺序从所述符号交织器存储器读出所述数据符号。

29.  一种从正交频分复用符号的预定数量子载波信号接收数据比特并形成输出比特流的方法，所述方法包括：
将来自所述OFDM子载波信号的所述预定数量数据符号读入到符号交织器存储器，
从所述符号交织器存储器将所述数据符号读出到输出符号流以实现来自所述OFDM符号的所述子载波信号的所述数据符号的解交织，所述读出具有不同于所述读入的顺序，所述顺序根据地址集合确定，具有把所述数据符号从所述OFDM子载波信号解交织到所述输出符号流的作用，
通过将由所述OFDM子载波信号的调制符号所表示的每个数据符号根据调制方案转换为已交织编码数据比特，从所述输出符号流的所述数据符号生成已奇偶交织LDPC编码数据比特，
执行逆置换处理以实现置换处理的逆，所述置换处理被应用于所述已奇偶交织LDPC编码数据比特以对所述LDPC编码数据比特进行置换，使得与所述LDPC码的信息比特所对应的信息矩阵的任意行中的1值对应的所述LDPC编码数据比特的多个码数据比特不被合并到同一符号；以及
对已执行了所述逆置换处理的所述LDPC编码数据比特执行LDPC解码以形成所述输出数据比特，其中，所述读入到所述符号交织器存储器和所述从所述符号交织器存储器读出包括
生成所述地址集合，对所述接收数据符号的每个接收数据符号生成地址以指示要把所述接收数据符号从哪个OFDM子载波信号映射到所述输出符号流，所述生成所述地址集合包括
使用包括预定数量寄存器级的线性反馈移位寄存器来根据生成多项式来生成伪随机比特序列，
使用置换电路来接收所述移位寄存器级的内容，并根据置换码置换所述寄存器级中存在的比特以形成地址，以及
当生成的地址超过预定最大有效地址时重新生成地址，所述预定最大有效地址大约为三万两千，
所述线性反馈移位寄存器具有十四个寄存器级，所述线性反馈移位寄存器的生成多项式为为 R i ′ [ 13 ] = R i - 1 ′ [ 0 ] ⊕ R i - 1 ′ [ 1 ] ⊕ R i - 1 ′ [ 2 ] ⊕ R i - 1 ′ [ 12 ] , ]]>并且所述置换码依照下表根据所述第n寄存器级中存在的比特与附加比特形成第i个数据符号的十五位地址R_i[n]：


30.  如权利要求29所述的方法，其中，已经根据诸如数字视频广播-地面、数字视频广播-手持标准、数字视频广播-地面2标准或数字视频广播-有线2标准等数字视频广播标准来将所述数据比特调制到所述OFDM符号。

数据处理设备及方法
技术领域
本发明涉及用于通过正交频分复用(OFDM)符号的多个子载波信号来传输数据比特的数据处理方法及设备。
本发明还涉及用于从OFDM符号的多个子载波信号中恢复数据比特以形成输出比特流的数据处理方法及设备。
本发明的实施例可以提供OFDM发送器/接收器。
背景技术
数字视频广播-地面标准(DVB-T)利用正交频分复用(ODFM)通过广播无线通信信号来向接收器传输表示视频图像和声音的数据。DVB-T标准具有两种公知的模式，2k和8k模式。2k模式提供2048个子载波，而8k模式提供8192个子载波。同样，对于数字视频广播-手持标准(DVB-H)，已提供了4k模式，该模式中子载波的数量为4096。
对于DVB-T2所建议的纠错编码方案、例如LDPC/BCH编码在噪声和由通信产生的符号值的退化(degradation)未关联时可运行得更好。地面广播信道可能遭受时域和频域的衰落(fading)。因此，通过将编码数据比特分离到不同数据符号上，并将数据符号的通信尽可能多地分离到OFDM符号的不同子载波信号上，能够提高纠错编码方案的性能。
为了改进使用DVB-T或DVB-H所通信的数据的完整性，已知的是提供符号交织器以交织输入数据符号，同时把这些符号映射到OFDM符号的子载波信号。对于2k模式和8k模式，DVB-T标准中已公开了用于生成地址以执行映射的装置。同样，对于DVB-H标准的4k模式，已提供了用于生成映射的地址的装置，且在欧洲专利申请04251667.4中公开了用于执行该映射的地址生成器。该地址生成器包括可操作成生成伪随机比特序列的线性反馈移位寄存器以及置换电路。该置换电路置换线性反馈移位寄存器的内容的次序以生成地址。该地址提供交织器存储器的存储位置的指示，以将输入数据符号写入到交织器存储器，或从交织器存储器中读出该输入数据符号以映射到OFDM符号的子载波信号之一。同样，在接收器中的地址生成器被设置成生成交织器存储器的地址，用于将接收的数据符号写入交织器存储器，或从交织器存储器中读出该数据符号以形成输出符号流。
根据数字视频广播-地面标准的进一步发展，也就是已知的DVB-T2，存在对改进数据比特的通信的需要，尤其需要提供用于将以LDPC码编码的数据比特和数据符号交织到OFDM符号的子载波的改进配置。
发明内容
根据本发明，提供了用于通过正交频分复用(OFDM)符号的预定数量子载波来传输数据比特的数据处理设备。该数据处理设备包括奇偶交织器，该奇偶交织器操作成对通过根据低密度奇偶校验(LDPC)码的奇偶校验矩阵执行LDPC编码而获得的LDPC编码数据比特执行奇偶交织使得LDPC码的奇偶比特可被交织到不同的奇偶位位置，该奇偶校验矩阵包括与该LDPC码的奇偶比特对应的奇偶矩阵，该奇偶矩阵具有阶梯式(stepwise)结构。映射单元将已奇偶交织比特映射到与OFDM子载波信号的调制方案的调制符号对应的数据符号。符号交织器配置为可操成将用于映射到OFDM子载波信号的预定数量数据符号读入到符号交织器存储器，并将用于OFDM子载波的数据符号从符号交织器存储器读出以执行映射，读出具有不同于读入的顺序，从地址集合确定该顺序，具有数据符号被交织到子载波信号的作用。
地址生成器可操成生成该地址集合，对每个数据符号生成地址以指示要把所述数据符号映射到其上的子载波信号之一，该地址生成器包括：
线性反馈移位寄存器，包括预定数量的寄存器级，并且可操作成根据生成多项式来生成伪随机比特序列，
置换电路，可操作成接收移位寄存器级的内容，并根据置换码来置换寄存器级中存在的比特以形成OFDM子载波之一的地址，以及
控制单元，结合地址校验电路可操作成当生成的地址超过预定最大有效地址时重新生成地址。
在一种示例中，依照32K模式生成OFDM符号，预定最大有效地址约为三万两千，线性反馈移位寄存器具有十四个寄存器级，线性反馈移位寄存器的生成多项式为 R i ′ [ 13 ] = R i - 1 ′ [ 0 ] ⊕ R i - 1 ′ [ 1 ] ⊕ R i - 1 ′ [ 2 ] ⊕ R i - 1 ′ [ 12 ] , ]]>并且所述置换码依照下表根据所述第n寄存器级中存在的比特与附加比特形成第i个数据符号的十五位地址R_i[n]：

在其它模式中，可根据每个模式中的每个OFDM符号的子载波信号的预定数量适配最大有效地址、线性反馈移位寄存器的级数、生成多项式和置换码。
本发明的实施例包括比特交织器，该比特交织器与符号交织器组合以改进利用低密度奇偶校验(LDPC)纠错编码的OFDM通信系统的性能。该比特交织器包括置换器，用于在将低密度奇偶校验(LDPC)码的两个或两个以上码比特作为一个符号传输时执行置换处理，该置换处理置换LDPC码的码比特，使得在与LDPC码的信息比特所对应的信息矩阵的任意行的值1对应的多个码比特不被合并到同一符号。
该数据处理设备可以是独立装置，还可以是包括在例如发送器或接收器的其它实施例的装置中的内部块。
LDPC码可在不同于加性白高斯噪声信道的通信路径中提供高纠错性能，并且优于卷积码或级联的里德所罗门(RS)-卷积码。这可在呈现突发错误、导致擦除(erasure)的通信信道中提供。因此，需要提供用于在增加对突发错误或擦除的抵抗力、同时维持AWGN通信路径的性能的方法。
考虑到上述情况而作出本发明，本发明提供数据处理设备和方法，所述设备和方法可通过把用于LDPC编码数据比特的比特交织器与符号交织器组合来增加对LDPC码的码比特中的错误、例如突发错误或擦除的抵抗力。
即，根据本发明的实施例，对通过根据包括与LDPC码的奇偶比特所对应的阶梯结构式奇偶矩阵的奇偶校验矩阵执行LDPC编码所获得的LDPC码执行奇偶交织，使得LDPC码的奇偶比特被交织到不同奇偶比特位置。
已经设想本发明可在OFDM系统的各种操作模式中得到应用。例如，为了提供在单一频率网络内的DVB传输器的更(even)稀疏部署，已经建议提供32k模式。为了实现32k模式，必须提供符号交织器，用于将输入数据符号映射到OFDM符号的子载波信号。
本发明的实施例可提供一种可操作为符号交织器的数据处理设备，用于将要被传输的数据符号映射到具有大约三万两千个子载波信号的OFDM符号。在一种实施例中，子载波信号的数量可为大约在两万四千和三万两千七百六十八之间的值。此外，OFDM符号可包括设置来承载已知符号的导频子载波，并且预定最大有效地址取决于在OFDM符号中存在的导频子载波符号的数量。同样，例如可为诸如DVB-T2、DVB-Cable2、DVB-T或DVB-H的DVB标准提供32k模式。
将要被传输的数据符号映射到子载波信号数量约为三万两千的OFDM符号的子载波信号，呈现需要仿真分析和测试以建立用于线性反馈移位寄存器的合适的生成多项式及置换顺序的技术难题。这是因为映射需要符号被交织到子载波信号，具有来自输入数据流的连续信号在频率上以尽可能大的数分离以便最优化纠错编解码方案的性能的作用。
如要被解释的，从仿真性能分析发现，用于线性反馈移位寄存器的生成多项式结合上述的置换电路顺序提供了良好的性能。此外，通过提供一种配置，可提供用于32k模式的符号交织器的成本效益的实现，所述配置可通过改变线性反馈移位寄存器的生成多项式的接头(tap)和置换顺序来执行用于2k模式、4k模式和8k模式的每个模式的地址生成。此外，通过改变生成多项式和置换顺序可在1k模式、2k模式、4k模式、8k模式、16k模式和32k模式之间改变发送器和接收器。这可以软件(或通过嵌入式信令)来实现，由此提供灵活的实现。
在随附权利要求书中，定义了本发明的各个方面和特征。本发明的其它方面包括可操作成将从正交频分复用(OFDM)符号的预定数量子载波信号接收到的符号映射到输出符号流的数据处理设备、以及发送器和接收器。
附图说明
现在将参照附图仅以示例方式描述本发明的实施例，其中相同的部件具有相应的参考标号，其中：
图1是可配合例如DVB-T2标准使用的已编码OFDM发送器的示意框图；
图2示出了LDPC码的示例奇偶校验矩阵H；
图3是示出了对LDPC码进行解码的流程的流程图；
图4示出了LDPC码的示例奇偶校验矩阵；
图5示出了奇偶校验矩阵的Tanner图；
图6示出了变节点；
图7示出了校验节点；
图8是示出了发送器的示例配置的示意框图；
图9示出了奇偶校验矩阵；
图10示出了奇偶矩阵；
图11A和11B示出了在DVB-S.2规范中所定义的LDPC码的列重和奇偶校验矩阵；
图12A和12B示出了16QAM的信号点的设置；
图13示出了64QAM的信号点的设置；
图14示出了64QAM的信号点的设置；
图15示出了64QAM的信号点的设置；
图16A至16D示出了多路分离器25的操作；
图17A至17B示出了所述多路分离器25的操作；
图18示出了LDPC码的解码的Tanner图；
图19A和19B示出了具有阶梯式结构的奇偶矩阵HT和对应于该奇偶矩阵H_T的Tanner图；
图20示出了在对LDPC码执行奇偶交织后与LDPC码对应的奇偶校验矩阵H的奇偶矩阵H_T；
图21A和21B示出了已转换奇偶校验矩阵；
图22示出了列扭曲(column twist)交织器24的操作；
图23示出了列扭曲交织所需的存储器31的列数以及写入开始位置的地址；
图24示出了列扭曲交织所需的所述存储器31的列数以及写入开始位置的地址；
图25是示出了传输流程的流程图；
图26A和26B示出了在仿真中所采用的通信路径的模型；
图27示出了通过仿真获得的多普勒(Doppler)频率f_d和误差率之间的关系；
图28示出了从仿真所获得的多普勒频率fd和误差率之间的关系；
图29是可配合例如DVB-T2标准使用的已编码OFDM接收器的示意框图；
图30是示出了接收流程的流程图；
图31示出了LDPC码的示例奇偶校验矩阵；
图32示出了通过对奇偶校验矩阵执行行置换和列置换所得到的矩阵(已转换奇偶校验矩阵)；
图33示出了被分为5x5矩阵单元的已转换奇偶校验矩阵；
图34是示出了并行地执行P节点计算的解码装置的示例配置的框图；
图35示出了LDPC解码器56的示例配置；
图36是应用本发明的计算机的实施例的示例配置的框图；
图37是图1所示的发送器的各部分的示意框图，其中符号映射器和帧构建器说明交织器的操作；
图38是图37所示的符号交织器的示意框图；
图39是图38所示的交织器存储器以及在接收器中的对应符号解交织器的示意框图；
图40是图38所示的用于32k模式的地址生成器的示意框图；
图41(A)是示出了对偶数符号使用图40所示的地址生成器的交织器的结果的示图，图41(B)是示出了对奇数符号的设计仿真结果的示图，而图41(C)是示出了对偶数使用不同置换码的地址生成器的比较结果的示图，图41(D)是对于奇数符号的对应示图；
图42是图29中出现的符号解交织器的示意框图；
图43(A)是示出了对于偶数OFDM符号使用图40所示的地址生成器的交织器的结果的示图，图43(B)示出了对于奇数OFDM符号的结果的示图，图43(A)和43(B)示出了在交织器输入相邻的子载波的交织器输出的距离图；
图44提供图38所示的符号交织器的示意框图，示出了仅依照奇数交织模式执行的交织的操作模式；以及
图45提供图42所示的符号解交织器的示意框图，示出了仅依照奇数交织模式执行的交织的操作模式。
具体实施方式
图1提供了OFDM发送器的示例框图，所述OFDM发送器可被用于例如依照DVB-T2标准传输视频图像和音频信号。在图1中，节目源生成要被OFDM发送器所发送的数据。视频编码器2、音频编码器4和数据编码器6生成要被发送的视频、音频和其它数据，并馈送给节目多路复用器10。节目多路复用器10的输出形成具有传递视频、音频和其它数据所需的其它信息的复用流。节目多路复用器10在连接信道13上提供流。可以存在许多这样的复用流，把所述复用流馈送到不同分支A、B等。简明起见，将只描述分支A。
如图1所示，OFDM发送器11在多路复用器适配和能量扩散块20接收流。该多路复用器适配和能量扩散块20把数据随机化并将合适的数据馈送给执行流的纠错编码的前向纠错编码器21。提供比特交织器22来交织编码数据比特，所述数据位比特在DVB-T2的示例下是LDPC编码器输出。把来自比特交织器22的输出按比特馈送到星座映射器26，该星座映射器26将比特组映射到星座点，星座点将被用于传送编码数据比特。输入到星座映射器26中的比特的输出是代表实数分量和虚数分量的星座点标记。该星座点标记代表根据所使用的调制方案由两个或两个以上比特所形成的数据符号。这些将被称为数据单元。把这些数据单元通过时间交织器30，时间交织器30的作用是交织由多个LDPC码字所产生的数据单元。来自时间交织器30的数据单元随后被馈送给把数据单元映射到调制符号以供传输的调制和帧构建器27。
由帧构建器32在调制单元27中接收这些数据单元以及经由其它信道31由图1中的分支B等所产生的数据单元。然后，帧构建器32将许多数据单元形成为要在OFDM符号上传送的序列，其中OFDM符号包括多个数据单元，每个数据单元被映射到子载波之一。子载波数将取决于系统的操作模式，操作模式可包括1k、2k、4k、8k、16k或32k之一，每种模式因而根据例如下表提供不同的子载波数：
模式                  子载波
1k                    756

16k                   12096
32k                   24192
适于DVB-T/H的子载波数
因此，在一种示例中，对于32k模式子载波数为24192。对于DVB-T2系统，每个OFDM符号的子载波数可根据其它保留的载波和导频的数量而变化。因此，在DVB-T2中，其不同于DVB-T，用于承载数据的子载波数不是固定的。广播器可从1k、2k、4k、8k、16k、32k中选择一种操作模式，这些模式各自提供每个OFDM符号的用于数据的子载波的范围，这些模式的每个模式的可用最大值分别为1024、2048、4096、8192、16384和32768。在DVB-T2中，物理层帧包括多个OFDM符号。典型地，物理层帧始于一个或多个前同步(preamble)或P2 OFDM符号，紧接着是多个承载OFDM符号的有效载荷。物理层帧的结尾由帧截止(closing)符号标记。对于每种操作模式，每种符号的子载波数都是不同的。此外，对于每个符号，根据是否选择了带宽扩展，是否允许载波(tone)保留和根据选择了哪种导频子载波模式，子载波数也是可变的。因此难以泛化每个OFDM符号的特定子载波数。然而，用于每种模式的频率交织器可以交织子载波数小于或等于给定模式的最大可用子载波数的任何符号。举例来说，在1k模式中，该交织器交织具有子载波数小于或等于1024的符号，而对于16k模式交织具有子载波数小于或等于16384的符号。
随后，将要被承载在每个OFDM符号中的数据单元的序列传给符号交织器33。接着，由把从导频和嵌入式信号形成器36所馈送的导频和同步信号引入的OFDM符号构建器块37生成OFDM符号。接着，OFDM调制器38在时域形成OFDM符号，OFDM符号被馈送至保护插入处理器40以在符号间生成保护间隔，接着馈送至数模转换器42，并且最终馈送至在RF前端44的RF放大器，以供由OFDM发送器从天线46最终广播。
本发明的实施例提供OFDM通信系统，该系统包括结合符号交织器交织由LDPC编码器所编码的比特的比特交织器，符号交织器将代表一个或多个已交织已编码比特的符号交织到OFDM符号的子载波。以下段落将描述根据示例实施例的比特交织器和符号交织器，先结合LDPC编码描述比特交织器：
用于LDPC编码的比特交织
LDPC纠错码
LDPC码具有较高纠错性能，并且最近已经开始被用于包括卫星数字广播、例如DVB-S.2的通信方案，DVB-S.2已在欧洲得到实际应用(例如，参见DVB-S.2：ETSI EN 302 307 V1.1.2(2006-06))。将LDPC码应用到下一代地面数字广播也在讨论中。
近期研究表明LDPC码的性能与turbo码类似，随着码长增加而接近香农极限(Shannon Limit)。因为LDPC码具有最小距离与码长成比例的特性。LDPC码具有优势，因为块误差概率特性优良且很少发生在与turbo码等的解码特性关联所观察到的误码平台(error floor)现象。
现在将详细论述此类LDPC码。LDPC码是线性码。尽管LDPC码不一定是二进制的，但是将针对二进制LDPC码给出以下描述。
LDPC码的最重要的特征在于定义每个LDPC码的奇偶校验矩阵是稀疏矩阵，稀疏矩阵具有极少数的“1”元素，其绝大多数都是“0”元素。
图2示出了LDPC码的示例奇偶校验矩阵H。
图2的奇偶校验矩阵H的每列具有3的权重(即3个“1”元素)，而每行具有6的权重(即6个“1”元素)。
例如通过基于奇偶校验矩阵H来计算生成矩阵G，和利用信息比特乘以生成矩阵G以生成码字(LDPC码)，执行基于LDPC码的编码(也就是LDPC编码)。
具体而言，LDPC编码器首先计算生成矩阵G，生成矩阵G与奇偶校验矩阵H的转置矩阵H^T满足公式GH^T＝0。这里，当生成矩阵G为K×N矩阵时，编码器将生成矩阵G乘上K位信息比特序列(向量u)以生成N位码字c(＝uG)。接收侧通过通信路径接收由编码器所生成的码字(LDPC码)。
该LDPC码可通过由Gallager所提出的并被称为“概率解码算法”的消息传递(message-passing)算法来解码。该消息传递算法使用在包括变节点(也被称为消息节点)和校验节点的Tanner图上的置信传播(belief propagation)。在下文的描述中，适当时将把变节点和校验节点中每个节点都简称为“节点”。
图3示出了对LDPC码进行解码的流程。
如下所述，适当时，以对数似然比表示由接收侧所接收到的LDPC码(码字)的第i个码位具有“0”值的概率被称为接收值u_0i。此外，从校验节点输出的消息被称为为u_j，从变节点输出的消息被称为v_i。
以下述方式对LDPC码进行解码。首先，如图3所示，在步骤S11，接收LDPC码，将消息(校验节点消息)u_j初始化为“0”，并且将作为重复过程的计数器的、具有整数值的变量k初始化为“0”。接着，流程进行到步骤S12。在步骤S12，基于提供接收LDPC码而获得的接收值u_0i执行式(1)所表示的计算(变节点计算)以获得消息(变节点消息)v_i，接着基于消息v_i执行式(2)所表示的计算(校验节点计算)以获得消息u_j。
式1：
v i = u 0 i + Σ j = 1 d v - 1 u j · · · ( 1 ) ]]>
式2：
tanh ( u j 2 ) = Π i = 1 d c - 1 tanh ( v i 2 ) · · · ( 2 ) ]]>
式(1)和式(2)中的d_v和d_c是任意可选参数，其分别表示在奇偶校验矩阵H的垂直方向(列)和水平方向(行)上的1的个数。例如，在(3，6)码的情况下d_v＝3且d_c＝6。
在式(1)的变节点计算和式(2)的校验节点计算中计算的各自范围是从1至d_v-1和从1至d_c-1，因为从输出消息的边缘所收到的该消息(也就是使变节点和校验节点彼此连接的线)被排除在式(1)和式(2)的计算之外。实际上，通过递归使用如式(4)所示的先前所创建的函数R(v₁，v₂)的表执行式(2)的校验节点计算，函数R(v₁，v₂)如式(3)所示被定义为关于两个输入v₁和v₂的一个输出。
式3：
x＝2tanh^-1{tanh(v₁/2)tanh(v₂/2)}＝R(v₁，v₂)...(3)
式4：
u j = R ( v 1 , R ( v 2 , R ( v 3 , . . . R ( v d c - 2 , v d c - 1 ) ) ) ) · · · ( 4 ) ]]>
在步骤S12，变量k按1递增，并且流程继续到步骤S13。在步骤S13，确定变量k是否大于预定的解码重复次数C。如果在步骤S13确定变量k不大于C，那么流程返回到步骤S12重复相同过程。
如果在步骤S13确定变量k大于C，那么流程继续到步骤S14执行式(5)所表示的计算，以获得并输出消息v_i作为最终解码结果。然后，结束LDPC码解码流程。
式：
v i = u 0 i + Σ j = 1 d v u j · · · ( 5 ) ]]>
此处，与式(1)的变节点计算不同，使用来自连接到该变节点的所有边缘的消息u_j执行式(5)的计算。
图4示出了具有1/2的码率和12的码长的(3，6)LDPC码的示例奇偶校验矩阵。
与图2的奇偶校验矩阵H相同，图4的奇偶校验矩阵H具有3的列重和6的行重。
图5示出了图4的奇偶校验矩阵H的Tanner图。
在图5中，“+”表示校验节点，“＝”表示变节点。校验节点和变节点分别对应奇偶校验矩阵H的行和列。在校验节点和变节点对之间的每个连接线是与奇偶校验矩阵H的“1”元素对应的边缘。
具体而言，当奇偶校验矩阵的第j行和第i列的元素为“1”时，第i个变节点“＝”(从顶开始数)和第j个校验节点“+”(从顶开始数)通过图5的边缘相连接。该边缘指示与该变节点对应的码位具有与该校验节点对应的约束。
和积(sum product)算法作为一种LDPC解码算法，重复地执行变节点计算和校验节点计算。
图6示出了在变节点所执行的变节点计算。
使用接收值u_0i以及来自连接到变节点的剩余边缘的消息u₁和u₂依照式(1)的变节点计算，获得与边缘对应的消息vi以供计算。可以相同方式获得对应于其它边缘的消息。
图7示出了在校验节点所执行的校验节点计算。
可使用关系式a×b＝exp{ln(|a|)+ln(|b|)}×sign(a)×sign(b)把用于校验节点计算的上式(2)改写为式(6)，其中当x≥0时，sign(x)＝1；x<0时，sign(x)＝-1。
式6：
u j = 2 tanh - 1 ( Π i = 1 d c - 1 tanh ( v i 2 ) ) ]]>
= 2 tanh - 1 [ exp { Σ i = 1 d c - 1 ln ( | tanh ( v i 2 ) | ) } × Π i = 1 d c - 1 sign ( tanh ( v i 2 ) ) ] ]]>
= 2 tanh - 1 [ exp { - ( Σ i = 1 d c - 1 - ln ( tanh ( | v i | 2 ) ) ) } ] × Π i = 1 d c - 1 sign ( v i ) ]]>
                                        ...(6)
此外，当x≥0时，定义函数φ(x)＝ln(tanh(x/2))，满足公式φ^-1(x)＝2tanh^-1(e-x)，因此式(6)可重排列为式(7)。
式7：
u j = φ - 1 ( Σ i = 1 d c - 1 φ ( | v i | ) ) × Π i = 1 d c - 1 sign ( v i ) &CenterDot; &CenterDot; &CenterDot; ( 7 ) ]]>
在校验节点，根据式(7)执行式(2)的校验节点计算。
换句话说，在校验节点，使用如图7中所示的、来自连接到校验节点的剩余边缘的消息v₁、v₂、v₃、v₄和v₅根据式(7)的校验节点计算，获得与边缘对应的消息u_j以供计算。可以相同方式获得对应于其它边缘的消息。
式(7)中的函数φ(x)还可被表述为，当x>0时，φ(x)＝ln((e^x+1)/(e^x-1))和φ(x)＝φ^-1(x)。在将函数φ(x)和φ^-1(x)嵌入到硬件中时，可使用同一查找表(Look Up Table：LUT)将其嵌入。
尽管众所周知，LDPC码在加性白高斯噪声(Additive WhiteGaussian Noise：AWGN)通信路径中显示出较高性能，但近年来还发现与过去的卷积码或级联的里德所罗门(Reed Solomon：RS)-卷积码相比，LDPC码在其它通信路径中也具有好的纠错性能。
也就是说，当选择了在AWGN通信路径中具有卓越性能的码时，该所选码通常在其它通信路径中也显示优于其它码的卓越性能。
举例来说，当把LDPC码应用到地面数字广播时，已建议把在DVB-S.2规格中所定义的LDPC码和在DVB-T规格中所定义的调制方案组合，并且在LDPC编码器和调制器之间设置交织LDPC码的码比特的比特交织器，以在AWGN通信路径中提高LDPC码的性能。
然而，在假设为地面波的通信路径中可能发生擦除(erasure)或突发错误。例如，在正交频分复用(OFDM)系统中，因为回波的延迟可能会擦除(erase)特定符号(即功率降为零)，该回波是不同于主路径的路径，在多路径环境中，需要与不需要之比(Desired toUndesired：D/U)为0dB，则作为需要的功率的主路径功率等于作为不需要的功率的回波功率。
当D/U为0dB时，在特定时刻的所有OFDM符号可能因为处于扰动(flutter)中的多普勒频率而被擦除(即功率降为零)，该扰动是已被加入了具有对其所应用的多普勒频率的回波具有“0”延迟的通信路径。
此外，可因为从天线到接收器的配线的不稳定功率或不期望的条件而发生突发错误。
在相关技术中，在AWGN通信路径中具有卓越性能的纠错码也经常被用于如上所述发生突发错误或擦除的通信路径中。
另一方面，当对LDPC码进行解码时，根据式(1)计算不仅与奇偶校验矩阵H的列对应还与LDPC码的码比特对应的变节点，式(1)包括如图6所示的LDPC码的码比特(接收值u_0i)的相加。因此，如果在变节点计算中所使用的码比特发生错误，则获得的消息的准确性就降低了。
此外，当对LDPC码进行解码时，使用在连接到校验节点的变节点所获得的消息根据式(7)计算校验节点。因此，如果在连接到大量校验节点的每个校验节点的多个变节点(与其对应的LDPC码的多个码比特)同时发生包括擦除的错误，则解码性能就降低了。
具体而言，例如当连接到校验节点的两个或两个以上变节点被同时擦除时，校验节点向连接到校验节点的每个变节点以与“1”的概率相同的“0”的概率返回消息。在这种情况下，以“0”和“1”的相同概率返回消息的校验节点对作为变节点计算和校验节点计算的集合的一次解码处理不起作用。这增加了所需解码处理的数量，从而降低了解码性能且增加了执行LDPC码解码的接收器的功耗。
因此，需要提供一种用于增加对突发错误和擦除的抵抗力同时维持AWGN通信路径的性能的方法。
在此，如果在LDPC编码器和调制器之间设置交织LDPC码比特的比特交织器以改善如上所述AWGN通信路径中的LDPC码的性能，且如果该比特交织器被设计为能够执行交织以降低在连接到校验节点的多个变节点(与其对应的LDPC码的多个码比特)同时发生错误的概率，那么能够增加解码性能。
考虑到上述情况而做出本发明，本发明提供一种数据处理装置及方法，能够增加在LDPC码的码比特中的错误、例如突发错误或擦除的抵抗力。
根据本发明的实施例的用于交织数据的数据处理设备包括奇偶交织器，所述奇偶交织器用于对通过根据奇偶校验矩阵执行低密度奇偶校验(LDPC)编码而获得的LDPC码执行奇偶交织，使得LDPC码的奇偶比特被交织到不同的奇偶比特位置，所述奇偶校验矩阵包括与LDPC码的奇偶比特对应的奇偶矩阵，该奇偶矩阵具有阶梯式(stepwise)结构。
用于根据本发明的实施例交织数据的数据处理设备的方法，包括使数据处理设备对根据奇偶校验矩阵执行低密度奇偶校验(LDPC)编码而获得的LDPC码执行奇偶交织、使得LDPC码的奇偶比特被交织到不同的奇偶比特位置的步骤，所述奇偶校验矩阵包括与LDPC码的奇偶比特对应的奇偶矩阵，该奇偶矩阵具有阶梯式(stepwise)结构。
即：根据本发明的实施例，对根据奇偶校验矩阵执行LDPC编码而获得的LDPC码执行奇偶交织，使得LDPC码的奇偶比特被交织到不同的奇偶比特位置，所述奇偶校验矩阵包括与LDPC码的奇偶比特对应的阶梯式结构奇偶矩阵。
该数据处理设备可以是独立装置，也可以是包括在装置中的内部块。
示例比特交织器的详细说明
图8提供了图1所示的发送器的各部分的详细表示，示出了比特交织器的操作。现将特别描述LDPC编码器21。LDPC编码器21据根据奇偶校验矩阵将目标数据编码到包括与该目标数据对应的信息比特的LDPC编码数据比特，其中，与LDPC码的奇偶比特对应的奇偶矩阵具有阶梯式结构。
特别是，该LDPC编码器21将目标数据编码到例如依照DVB-S.2规格中所定义的LDPC码，并输出LDPC码。
在DVB-S.2规格中所定义的LDPC码是不规则重复累加(IrregularRepeat Accumulate：IRA)码，并且在LDPC码的奇偶校验矩阵中的奇偶矩阵具有阶梯式结构。以下将描述该奇偶矩阵及其阶梯式结构的细节。在H.Jin、A.Khandekar和R.J.McEliece于2000年9月在第二届Turbo码和相关专题研讨会的会议集第1-8页的《非规则重复累加码)》(“Irregular Repeat-Accumulate Codes，”H.Jin，A.Khandekar，R.J.McEliece，in Proceeding of 2^nd International Symposium on Turbo codesand Related Topics，pp.1-8，Sept，2000)一文中描述了IRA码的示例。
从LDPC编码器21输出的LDPC码被提供给比特交织器22。
比特交织器22是交织数据的数据处理设备，包括奇偶交织器23、列扭曲交织器24和多路分离器25。
奇偶交织器23对来自LDPC编码器21的LDPC码执行奇偶交织，以将LDPC码的奇偶比特交织到不同奇偶比特位置，并且将已奇偶交织LDPC码提供给列扭曲交织器24。
列扭曲交织器24对来自奇偶交织器23的LDPC码执行列扭曲交织，然后将已列扭曲交织LDPC码提供给多路分离器25。
因此，在通过下述映射单元26将LDPC码的两个或两个以上码比特映射到一个正交调制符号后，传输该LDPC码。
列扭曲交织器24对从奇偶交织器23所接收到的LDPC码的码比特执行置换(例如下述的列扭曲交织)，使得与由LDPC编码器21所使用的奇偶校验矩阵中的任意行中的“1”对应的LDPC码的多个码比特不被映射到一个符号。
多路分离器25对从列扭曲交织器24所接收到的LDPC码执行重排序处理，使得要被映射到一个符号的LDPC码的两个或两个以上码比特的位置被重排序，从而获得具有对AWGN的增强抵抗力的LDPC码，然后将获得的LDPC码提供给映射单元26。
映射单元26将来自多路分离器25的LDPC码的两个或两个以上码比特映射到由根据正交调制器27执行正交调制(多值调制)所使用的的调制方案而确定的每个信号点。
具体而言，映射单元26将来自多路分离器25的LDPC码转换到由根据在IQ平面(IQ星座)上的调制方案所确定的信号点所表示的符号(符号值)，该IQ平面由表示与载波同相的I分量的I轴线和表示与载波正交的Q分量的Q轴线定义。
图1的OFDM发送器执行正交调制所使用的调制方案包括DVB-T规则中所定义的调制方案，其示例包括正交相移键控(Quadrature Phase Shift Keying：QPSK、16正交振幅调制(16Quadrature Amplitude Modulation：16QAM)、64QAM、256QAM、1024QAM和4096QAM。例如通过操作图1的发送器的操作者来预设正交调制器27执行正交调制所使用的调制方案之一。正交调制器27执行正交调制所使用的其它调制方案的示例包括4脉幅调制(4PulseAmplitude Modulation：4PAM)。
在映射单元26所获得的符号被提供给时间交织器，时间交织器可将不同的LDPC码字交织到不同OFDM符号。接着，时间交织器30的输出被馈送到图1的帧构建器。图1所示的发送器的剩余部分执行从映射单元26所接收到的OFDM符号的子载波信号的正交调制，以产生已调制信号，然后传输该已调制信号。
图9示出了图8的LDPC编码器21用于LDPC编码的奇偶校验矩阵H。
该奇偶校验矩阵H具有低密度生成矩阵(Low-Density GenerationMatrix：LDGM)结构，且能由公式“H＝[H_A|H_T]”来表示，该式包括作为左分量的信息矩阵H_A和作为右分量的奇偶矩阵H_T，其中，信息矩阵H_A与LDPC码的码比特中的信息比特对应，奇偶矩阵H_T对应于奇偶比特。
这里，在一个LDPC码(一个码字)的码比特中的信息比特数和奇偶比特数被定义为信息长度K和奇偶长度M，码比特数被定义为码长N＝(K+M)。
码长为N的LDPC码的信息长度K和奇偶长度M是基于码率来确定的。因此，奇偶校验矩阵H是M×N矩阵。此外，信息矩阵H_A是M×K矩阵，且奇偶矩阵H_T是M×M矩阵。
图10示出了在DVB-S.2规格中所定义的LDPC码的奇偶校验矩阵H的奇偶矩阵H_T。
在DVB-S.2规格中定义的LDPC码的奇偶校验矩阵H的奇偶矩阵H_T具有阶梯式结构，使得奇偶矩阵H_T的“1”元素以如图10所示的阶梯式方式排列。奇偶校验矩阵H的第一行具有1的权重，其它行具有2的权重。奇偶校验矩阵H的最后一列具有1的权重，其它列具2的权重。
可使用奇偶校验矩阵H毫不费力地生成具有阶梯式结构的奇偶矩阵H_T的奇偶校验矩阵H的LDPC码。
具体而言，使行向量c表示LDPC码(码字)，使C^T表示通过转置该行向量而获得的列向量。此外，使行向量A表示作为LDPC码的行向量c的信息比特部分，使行向量T表示行向量c的奇偶比特部分。
在这种情况下，行向量c可由公式“c＝[A|T]”来表示，该式包括作为左分量的行向量A和作为右分量的行向量T，其中行向量A对应于信息比特，而行向量T对应于奇偶比特。
奇偶校验矩阵H和与LDPC码对应的行向量c＝[A|T]需要满足公式“Hc^T＝0”。因此，当在奇偶校验矩阵H＝[H_A|H_T]中的奇偶矩阵H_T具有如图10所示的阶梯式结构时，可通过按照从第一行的元素开始的顺序将在公式“Hc^T＝0”中的列向量Hc^T的每行的元素设为0，依次获得与包括在行向量c＝[A|T]中的奇偶比特对应的行向量T的每个元素的值。
图11A和11示出了在DVB-S.2规则中所定义的LDPC码的奇偶校验矩阵H及列重。
也就是，图11A示出了在DVB-S.2规则中定义的LDPC码的奇偶校验矩阵H。
奇偶校验矩阵H的第一列至第KX列具有列重X，接下来的K3列具有列重3，接下来的M-1列具有列重2，最后一列具有列重1。
这里，列数之和“KX+K3+(M-1)+1”量等于码长N。
在DVB-S.2规则中，如图11B所示，定义了列数KX、K3和M(奇偶长度)以及列重X。
也就是，图11B示出了对于由DVB-S.2规格所定义的LDPC码的每个码率的列数KX、K3和M(奇偶长度)以及列重X。
DVB-S.2规格中定义了码长N分别为64800比特和16200比特的两种LDPC码。
此外，如图11B所示，对于码长N为64800比特的LDPC码，定义了11种标称码率1/4、1/3、2/5、1/2、3/5、2/3、3/4、4/5、5/6、8/9和9/10，对于码长N为16200比特的LDPC码，定义了10种标称码率1/4、1/3、2/5、1/2、3/5、2/3、3/4、4/5、5/6和8/9。
对于LDPC码，已知随着与奇偶校验矩阵H中的码比特对应的列重增加，码比特的误差率降低。
在如图11A和11B所示的DVB-S.2中所定义的奇偶校验矩阵H的情况下，随着列序号减小(即随着列更靠近奇偶校验矩阵H的左端)，列重增加；因此，随着与奇偶校验矩阵H对应的LDPC码中的码比特的序号减小，该码比特抗错误(对错误的抵抗力)的鲁棒性(robust)更好(即，第一码比特的抵抗力最强)，并且随着该码比特序号增加，该码比特更容易发生错误(即，最后一个码比特最容易发生错误)。
图12A和12B示出了在图8的正交调制器27执行16QAM的情况下，在IQ平面上的16个符号(与其对应的信号点)的排列。
即，图13A示出了16QAM的符号。
在16QAM中，一个符号表示4比特，提供了16(＝2⁴)个符号。此外，把16个符号以集中于IQ平面的原点的I和Q方向排列到4×4符号的方形中。
这里，把由16QAM的一个符号所表示的4个比特依次从最高有效位(most significant bit：MSB)开始标记为y₀、y₁、y₂和y₃，在调制方案为16QAM的情况下，图8中的映射单元26将LDPC码的4个码比特映射到与这4个码比特对应的4比特y₀至y₃的符号。
图13B示出了由16QAM符号所表示的4比特y₀至y₃的比特边界。
这里，比特y_i(在图12A和12B中，i＝0、1、2、3)的比特边界是在具有“0”的比特y_i的符号和具有“1”的比特y_i的符号之间的边界。
如图13B所示，与IQ平面中的Q轴线对应的边界是对于由16QAM符号所表示的4个比特y₀至y₃的第一个比特y₀(即MSB)的唯一比特边界，与IQ平面中的I轴线对应的边界是对于第二个比特y₁(即第二MSB)的比特边界。
此外，两个边界——一个在4×4符号中的第一列符号和第二列符号(从左侧数起)之间而另一个在第三列符号和第四列符号之间，是对于第三比特y₂的比特边界。
此外，两个边界——一个在4×4符号中的第一行符号和第二行符号(从顶部数起)之间而另一个在第三行符号和第四行符号之间，是对于第四比特y₃的比特边界。
随着远离比特边界的符号的数量增加，由符号所表示的每个比特y_i具有对错误的更强抵抗力，而随着靠近比特边界的符号的数量增加，其更容易发生错误。
对错误具有抵抗力(具有抗错误的鲁棒性)的比特被称为“强比特”，而容易发生错误(对错误敏感)的比特被称为“弱比特”，如图12A和12B所示，第一比特(即MSB)y₀和第二比特y₁为强比特，而第三比特y₂和第四比特y₃为弱比特。
图13至15示出了图8的正交调制器27执行64QAM情况下在IQ平面的64个符号(与其对应的信号点)的排列。
在64QAM中，一个符号表示6比特，提供了64(＝2⁶)个符号。此外，把64个符号以集中于IQ平面原点的I和Q方向排列到8×8符号的方形中。
这里，把由64QAM的一个符号所表示的6个比特依次从最高有效位(MSB)开始标记为y₀、y₁、y₂、y₃、y₄和y₅，在调制方案为64QAM情况下，图8的映射单元26将LDPC码的6个码比特映射到与这6个码比特相应的6比特y₀至y₅的符号。
图13示出了由64QAM符号所表示的6比特y₀至y₅中的第一比特y₀和第二比特y₁的比特边界。图14示出了第三比特y2和第四比特y3的比特边界。图15示出了第五比特y4和第六比特y5的比特边界。
如图13所示，对于第一比特y₀和第二比特y₁的每个比特给出了一个比特边界。如图14所示，对于第三比特y2和第四比特y3的每个比特给出了两个比特边界。如图15所示，对于第五比特y4和第六比特y5的每个比特给出了四个比特边界。
因而，在由64QAM符号所表示的6比特y₀至y₅中，第一比特y₀和第二比特y₁是最强比特，第三比特y2和第四比特y3是次强比特，而第五比特y4和第六比特y5是弱比特。
从图12、13和15中可见，在正交调制符号的比特的情况下，较高有效位是强比特而较低有效位为弱比特。
从图8的LDPC编码器输出的LDPC码包括如上文参照图12所述的易错码比特和抗错码比特。
由正交调制器27进行正交调制的符号的比特包括如上文参照图附12至图15所述的强比特和弱比特。
因而，当LDPC码的易错码比特被映射到正交调制符号的弱比特时，就降低了整个抗错能力。
因此，本发明建议交织LDPC码的码比特的交织器，使得LDPC码的易错码比特被映射到正交调制符号的强比特。
图8的多路分离器25执行该交织器的操作。
图16A至16D示出了图8的多路分离器25的操作。
具体而言，图16A示出了多路分离器25的示例功能配置。
多路分离器25包括存储器31和重排序单元32。LDPC码被提供给存储器31。该存储器31具有在行(水平)方向存储mb比特而在列(垂直)方向存储N/mb比特的存储容量。把提供给存储器31的LDPC码的码比特以列方向写入存储器31，并将其从存储器31中以行方向读出，然后将读出的码比特提供给重排序单元32。
此处，“m”表示被映射到一个符号的LDPC码的码比特数，“b”表示一个特定的正整数(也就是因子)，其乘以“m”以获得“m”的整数倍。此外，“N”(＝信息长度K+奇偶长度M)表示上文所述的LDPC码的码长。
图16A示出在调制方案为64QAM时的多路分离器25的示例配置。相应地，映射到一个符号的LDPC码的码比特数“m”为6。
在图16A中，因子“b”为1，因此存储器31具有在列和行方向的N/(6×1)×(6×1)的存储容量。
下文中，存储器31的存储区域——在行方向为1比特并沿列方向扩展，应当被称为列。在图16A的示例中，存储器31包括6(＝6×1)列。
多路分离器25将LDPC码的码比特依次从最左列开始向右、从每列的自顶到底沿列方向写入到存储器31。
当码比特已被完全写入到最右列的底部时，依次按6比特(即mb比特)的单位从存储器31的所有列的第一行开始，沿行方向从存储器31中读出码比特，将读出的码比特提供给重排序单元32。
重排序单元32重排序从存储器31所接收到的6个码比特的位置，并且输出这6个已重排序比特作为表示一个64QAM符号的6比特y₀、y₁、y₂、y₃、y₄和y₅。
具体而言，把沿行方向从存储器31中所读出的6个码比特依次从MSB开始标记为b₀、b₁、b₂、b₃、b₄和b₅，根据上文参考图11所述的列重关系，包括并相邻于比特“b₀”的码比特为抗错码比特，包括并相邻于比特“b₅”的码比特为易错码比特。
重排序单元32从存储器31所接收到的6个码比特b₀至b₅的位置进行重排序，以使来自存储器31的在6个码比特b₀至b₅中的易错码比特被分配到表示一个64QAM符号的6个比特y₀至y₅中的强比特。
许多公司建议了多种用于对来自存储器31的6个码比特b₀至b₅进行重排序并将其分别分配到表示一个64QAM符号的6个比特y₀至y₅的方法。
图16B示出了第一种重排序方法，图16C示出了第二种重排序方法，图16D示出了第三种重排序方法。
在图16B至16D中，连接比特b_i和y_i的线指示码比特b_i被分配到符号比特y_i(即，码比特b_i的位置被改变到符号比特y_i的位置)，下文所述的图17A和17B类似。
图16B的第一种重排序方法建议使用三种重排序类型之一，而图16C的第二种重排序方法建议使用两种重排序类型之一。
图16D的第三种重排序方法建议6种重排序类型的顺序选择和使用。
图17A和17B示出了在调制方法是64QAM(以使映射到一个符号的LDPC码的码比特数“m”如图16所示为6)且因子“b”为2的情况下的多路分离器25的示例配置和第四种重排序方法。当因子“b”为2时，存储器31具有在列方向和行方向的N/(6×2)×(6×2)的存储容量，并具有12(＝6×2)列。
图17A示出了LDPC码的码比特被写入存储器31的顺序。
多路分离器25将LDPC码的码比特依次从最左列开始向右从每列的顶部到底部沿列向写入存储器31，如上文参考图16A所述。
当码比特已经完全写入最右列的底部时，依次以12比特的单位(即mb比特)从存储器31的所有列的第一行开始，沿行向从存储器31中读出码比特，然后将读出的码比特提供给重排序单元32。
重排序单元32根据第四种重排序方法对从存储器31处所接收到的12个码比特的位置进行重排序，并输出这12个已重排序比特作为表示两个64QAM符号的12比特(即b符号)，即表示一个64QAM符号的6比特y₀、y₁、y₂、y₃、y₄和y₅以及表示另一符号的6比特y₀、y₁、y₂、y₃、y₄和y₅。
图17B示出了由图17A的重排序单元32所执行的第四种重排序
方法。
能最小化AWGN通信路径的误差率的最优重排序方法取决于LDPC码的码率等。
以下将参考图18至20来描述图8的奇偶交织器23如何执行奇偶交织。
图18示出了LDPC码的奇偶校验矩阵的(部分)Tanner图。
如图18所示，如果在两个或两个以上连接到校验节点的变节点中(或与其对应的两个或两个以上码比特)同时发生例如擦除之类的错误，则校验节点向连接到该校验节点的每个变节点以与“1”的概率相同的“0”的概率返回消息。因此，如果连接到相同校验节点的多个变节点被擦除，解码性能就降低了。
由图8的LDPC编码器21输出的、在DVB-S.2规则中所定义的LDPC码是IRA码，且奇偶校验矩阵H的奇偶矩阵H_T具有如图10所示的阶梯式结构。
图19A和19B示出了具有阶梯式结构的奇偶矩阵HT和与奇偶矩阵H_T对应的Tanner图。
即，图19A示出了阶梯式结构的奇偶矩阵H_T，而图19B示出了与图19A中的奇偶矩阵H_T对应的Tanner图。
当奇偶矩阵H_T具有阶梯式结构时，变节点被连接到在奇偶矩阵H_T的Tanner图中的同一校验节点，通过使用LDPC码的相邻码比特(奇偶比特)获得与奇偶矩阵H_T中包括具有值“1”的列对应的变节点的消息。
因而，如果在相邻奇偶比特中同时发生例如突发错误或擦除的错误，那么解码性能降低了，因为连接到与各个错误的奇偶比特分别对应的变节点(即，使用奇偶比特获得其消息的变节点)的校验节点向连接到该校验节点的每个变节点以与“1”的概率相同的“0”的概率返回消息。当作为因突发而错误的比特数的突发长度变大时，解码性能也降低了。
接着，图8的奇偶交织器23对来自LDPC编码器21的LDPC码执行奇偶交织，从而将LDPC码的奇偶比特交织到不同奇偶比特位置以防止解码性能的下降。
图20示出了在图8的奇偶交织器23对LDPC码执行奇偶交织之后，与LDPC码对应的奇偶校验矩阵H的奇偶矩阵H_T。
这里，在与LDPC编码器21输出的、由DVB-S.2规则所定义的LDPC码对应的奇偶校验矩阵H的信息矩阵H_A具有循环结构。
术语“循环结构”是指这样的结构，在该结构中某列在循环移位时与另一列匹配。循环结构的示例包括这样的结构，在该结构中每P列的每行的“1”元素的位置与按照某值沿列向循环移位后的该P列中的第一列的位置对应，所述值与通过除以奇偶长度“M”而获得的值“q”成比例。下文中，在循环结构中的列数“P”表示具有合适循环结构的单位列数。
从LDPC编码器21输出的、由DVB-S.2规则所定义的LDPC码的示例包括两类LDPC码，分别具有如上文参考图12所述的64800比特和16200比特的码长N。
现在，在分别具有64800比特和16200比特的码长N的两类LDPC码中，以下描述将集中在具有64800比特的码长N的那类LDPC码。如上文参考图12所述，对码长N为64800比特的LDPC码，定义了11种标称码率。
在DVB-S.2规格中，对于任何具有11种标称码率中每种标称码率的64800比特的码长N的LDPC码，具有循环结构的单位列数被定义为“360”，该数为奇偶长度M的约数(不包括1和M)之一。
对于具有11种标称码率中每种标称码率的64800比特的码长N的LDPC码，使用根据码率变化的值“q”依照公式M＝q×P＝q×360来计算奇偶长度M以作为非质数值(non-prime value)。相应地，与具有循环结构的单位列数P类似，值“q”是奇偶长度M的约数(不包括1和M)的另一约数，通过将奇偶长度M除以具有循环结构的单位列数P计算值“q”(即，奇偶长度M是奇偶长度M的约数“P”和“q”的乘积)。
在K为信息长度、x为大于或等于0且小于P的整数、y为大于或等于0且小于q的整数时，奇偶交织器23对从LDPC编码器21所接收到的LDPC码执行奇偶交织，以将作为LDPC码的第K+1个至第K+M(＝N)个码比特的奇偶比特之中的第K+qx+y+1个码比特交织到第K+Py+x+1个码比特位置。
根据该奇偶交织方法，连接到同一校验节点的变节点(与其对应的奇偶比特)在与具有循环结构的单位列数P(该示例中为360)对应的距离上，因而防止在连接到同一校验节点的多个变节点上同时发生错误。这能够提高对突发错误的抵抗力。
被执行奇偶交织操作从而使得第K+qx+y+1个码比特被交织到第K+Py+x+1个码比特位置的LDPC码，与由对原始奇偶校验矩阵H执行列置换以将原始奇偶校验矩阵H的第K+Py+x+1列替换(尤其是，交换)为第K+qx+y+1列所获得的奇偶校验矩阵(下文中称为已转换奇偶校验矩阵)的LDPC码相同。
如图20所示，已转换奇偶校验矩阵的奇偶矩阵具有伪循环结构，其单位列数为“P”(图20中为“360”)。
这里，术语“伪循环结构”是指这样的结构，在这种结构中奇偶矩阵除该奇偶矩阵的特定部分以外的部分具有循环结构。通过执行与DVB-S.2规则定义的LDPC码的奇偶校验矩阵的奇偶交织对应的列置换而获得的已转换奇偶校验矩阵，具有360x360的右拐角部分(对应于以下所述的已移位矩阵)，该右拐角部分是仅有一个“1”元素的短循环结构(也就是说，360x360的右拐角部分具有“0”元素而不是在循环结构中所需的“1”元素)。因为该已转换奇偶校验矩阵不具有(完全的)循环结构，因此它被称为“伪循环结构”。
事实上，通过除了与奇偶交织对应的列置换之外还对原始奇偶校验矩阵H执行的行置换以允许已转换奇偶校验矩阵包括下述的分量矩阵，获得图20中的已转换奇偶校验矩阵。
以下将参照图21至24来描述图8中的列扭曲交织器24如何执行列扭曲交织。
图8的发送器11如上所述以一个符号来传输LDPC码的两个或两个以上码比特，以提高频率的使用效率。举例来说，当以一个符号传输两个码比特时使用QPSK作为调制方法，当以一个符号传输四个码比特时使用16QAM作为调制方法。
如果在以如上所述的一个符号传输两个或两个以上比特的情况下，错误、例如擦除发生在该信号，那么该符号的所有码比特都出错(即被擦除)了。
因此，为了提高解码性能以降低连接到同一校验节点的变节点(码比特与其对应)同时被擦除的概率，必须要防止与一个符号的码比特对应的变节点被连接到同一校验节点。
另一方面，在从LDPC编码器21输出的、在DVB-S.2规则中所定义的LPDC码的奇偶校验矩阵H的情况下，如上所述，奇偶校验矩阵H中的信息矩阵H_A是循环结构且奇偶矩阵H_T是阶梯式结构。在已变换奇偶校验矩阵是已经过奇偶交织的LDPC码的奇偶校验矩阵的情况下，奇偶矩阵同样具有如上参考图20所述的循环结构(具体而言是伪循环结构)。
图21A和21B示出了已变换奇偶校验矩阵。
具体而言，图21A示出了具有64800比特的码长N和3/4的码率(r)的LDPC码的奇偶校验矩阵H的已变换奇偶校验矩阵。
在图21A中，在已转换奇偶校验矩阵中具有“1”值的每个元素的位置以点“.”示出。
图21B示出了图8的多路分离器25对图21A的已变换奇偶校验矩阵的LDPC码、即已经过奇偶交织的LDPC码所执行的操作。
在图21B中，使用16QAM作为调制方法，把已奇偶交织LDPC码的码比特沿列向写入到构成多路分离器25的存储器31的四列。
把沿列向被写入到存储器31的四列中的码比特以4比特的单位沿行向读出作为一个符号。
在这种情况下，一个符号的四个码比特B₀、B₁、B₂和B₃包括多个与图21A的已转换奇偶校验矩阵中的任意行的“1”对应的码比特。在这种情况下，与四个码比特B₀、B₁、B₂和B₃对应的变节点被连接到同一校验节点。
因此，如果在所述符号的这四个码比特B₀、B₁、B₂和B₃包括多个与已转换奇偶校验矩阵中的任意行的“1”对应的码比特的情况下，在符号中发生了擦除，那么很难获得用于连接到分别与码比特B₀、B₁、B₂和B₃对应的变节点的同一校验节点的适当消息，从而降低了编码性能。
当采用3/4之外的码率时，与多个连接到同一校验节点的变节点对应的多个码比特构成一个16QAM符号。
因此，列扭曲交织器24对来自奇偶交织器23的已奇偶交织LDPC码执行列扭曲交织，以交织已奇偶交织LDPC码的码比特，使得与已转换奇偶校验矩阵中的任意行的“1”对应的多个码比特不被映射到一个符号。
图22示出了如何执行列扭曲交织。
具体而言，图22示出了图16和17中所示的多路分离器25的存储器31。
如上文参考图16所述，存储器31具有在行(水平)方向存储mb比特和在列(垂直)方向存储N/bm比特的存储容量，并且包括mb列。当把LDPC码的码比特沿列向写入到存储器31并沿行向从存储器31中读出时，列扭曲交织器24通过控制存储器31中每列的在该列中写入开始的写入开始位置执行列扭曲交织。
具体而言，列扭曲交织器24适当地改变在多个列的每列中开始写入码比特的写入开始位置，以使沿行向读出以构成一个符号的多个码比特不包括与在已转换奇偶校验矩阵中的任意行的“1”对应的多个码比特。也就是说，列扭曲交织器24置换了LDPC码的码比特，使得与在奇偶校验矩阵中的任意行的“1”对应的多个码比特不被合并到同一符号。
图22示出了采用16QAM作为调制方法且参考图16所述的因子“b”为1的情况下，存储器31的示例配置。因此，映射到一个符号的LDPC码的码比特数“m”为4，并且存储器31包括4(＝mb)列。
图22中的列扭曲交织器24(代替图16的多路分离器25)将LDPC码的码比特依次从最左列开始向右沿列向从存储器31的所述四列的每列的顶部到底部写入存储器31。
当码比特已经被完全写入到最右列时，列扭曲交织器24从存储器31的所有列的第一行开始沿行向以4比特(mb比特)的单位读出码比特，并且将读出的码比特作为已列扭曲交织LDPC码输出给图16和17中所述的多路分离器25的重排序单元32。
当每列的第一(顶部)位置的地址由“0”表示、并且沿列向的每个位置的地址由依次递增的整数表示时，图22中的列扭曲交织器24确定最左列的写入开始位置的地址为“0”，第二列(左起)的写入开始位置的地址为“2”，第三列的写入开始位置的地址为“4”，第四列的写入开始位置的地址为“7”。
当码比特已经被写入到具有在不为“0”的地址的写入开始位置的列一直到该列的底部位置之后，列扭曲交织器24返回到在“0”地址的列的第一位置，并继续将码比特写入到该列一直到刚好在开始写入位置之前的位置。接着列扭曲交织器24执行下一右列的写入。
对于具有如DVB-S.2规则所定义的64800码长N的每种码率的LDPC码，执行如上所述的列扭曲交织可以防止与连接到同一校验节点的多个变节点对应的多个码比特被分配给16QAM的一个符号(即被合并到同一符号)。这可以提高在擦除发生的通信路径中的解码性能。
图23示出了列扭曲交织所需存储器31的列数，以及与具有如DVB-S.2规则所定义的64800码长N的11种码率的每种码率的LDPC码的每种调制方法关联的写入开始位置。
当在图8所示的多路分离器25的重排序处理中采用图16的第一种至第三种重排序方法之一且使用QPSK作为调制方法时，一个符号的比特数“m”为2且因子“b”为1。
在这种情况下，如图23所示，存储器31具有2列以供在行方向存储2×1(＝mb)比特，并在列方向存储64800/(2×1)比特。存储器31的这两列中的第一列的写入开始位置是在地址“0”，并且第二列的写入开始位置是在地址“2”。
此外，当在图8所示的多路分离器25的重排序处理中采用图17的第四种重排序方法且QPSK被用作调制方法时，一个符号的比特数“m”为2且因子“b”为2。
在这种情况下，如图23所示，存储器31具有4列以供在行方向存储2×2比特，并在列方向存储64800/(2×2)比特。存储器31的这四列中的第一列的写入开始位置是在地址“0”，第二列的写入开始位置是在地址“2”，第三列的写入开始位置是在地址“4”，并且第四列的写入开始位置是在地址“7”。
此外，当在图8所示的多路分离器25的重排序处理中采用图16的第一种至第三种重排序方法之一且16QAM被用作调制方法时，一个符号的比特数“m”为4且因子“b”为1。
在这种情况下，如图23所示，存储器31具有4列以供在行方向存储4×1比特，并在列方向存储64800/(4×1)比特。存储器31的这四列中的第一列的写入开始位置是在地址“0”，第二列的写入开始位置是在地址“2”，第三列的写入开始位置是在地址“4”，并且第四列的写入开始位置是在地址“7”。
此外，当在图8中所示的多路分离器25的重排序处理中采用图17中的第四种重排序方法且16QAM被用作调制方法时，一个符号的比特数“m”为4且因子“b”为2。
在这种情况下，如图23所示，存储器31具有8列以供在行方向存储4×2比特，并在列方向存储64800/(4×2)比特。存储器31的这八列中的第一列的写入开始位置是在地址“0”，第二列的写入开始位置是在地址“0”，第三列的写入开始位置是在地址“2”，第四列的写入开始位置是在地址“4”，第五列的写入开始位置是在地址“4”，第六列的写入开始位置是在地址“5”，第七列的写入开始位置是在地址“7”，并且第八列的写入开始位置是在地址“7”。
此外，当在图8中所示的多路分离器25的重排序处理中采用图16中的第一种至第三种重排序方法之一且64QAM被用作调制方法时，一个符号的比特数“m”为6且因子“b”为1。
在这种情况下，如图23所示，存储器31具有6列以供在行方向存储6×1比特，并在列方向存储64800/(6×1)比特。存储器31的这六列中的第一列的写入开始位置是在地址“0”，第二列的写入开始位置是在地址“2”，第三列的写入开始位置是在地址“5”，第四列的写入开始位置是在地址“9”，第五列的写入开始位置是在地址“10”，并且第六列的写入开始位置是在地址“13”。
此外，当在图8中所示的多路分离器25的重排序处理中采用图17中的第四种重排序方法，并且64QAM被用作调制方法时，一个符号的比特数“m”为6且因子“b”为2。
在这种情况下，如图23所示，存储器31具有12列以供在行方向存储6×2比特，并且在列方向存储64800/(6×2)比特。存储器31的这十二列中的第一列的写入开始位置是在地址“0”，第二列的写入开始位置是在地址“0”，第三列的写入开始位置是在地址“2”，第四列的写入开始位置是在地址“2”，第五列的写入开始位置是在地址“3”，第六列的写入开始位置是在地址“4”，第七列的写入开始位置是在地址“4”，第八列的写入开始位置是在地址“5”，第九列的写入开始位置是在地址“5”，第十列的写入开始位置是在地址“7”，第十一列的写入开始位置是在地址“8”，并且第十二列的写入开始位置是在地址“9”。
此外，当在图8中所示的多路分离器25的重排序处理中采用图16中的第一种至第三种重排序方法之一并且当256 QAM被用作调制方法时，一个符号的比特数“m”为8且因子“b”为1。
在这种情况下，如图23所示，存储器31具有8列以供在行方向存储8×1比特，并且在列方向存储64800/(8×1)比特。存储器31的这八列中的第一列的写入开始位置是在地址“0”，第二列的写入开始位置是在地址“0”，第三列的写入开始位置是在地址“2”，第四列的写入开始位置是在地址“4”，第五列的写入开始位置是在地址“4”，第六列的写入开始位置是在地址“5”，第七列的写入开始位置是在地址“7”，并且第八列的写入开始位置是在地址“7”。
此外，当在图8中所示的多路分离器25的重排序处理中采用图17中的第四种重排序方法并且256QAM被用作调制方法时，一个符号的比特数“m”为8且因子“b”为2。
在这种情况下，如图23所示，存储器31具有16列以供在行方向存储8×2比特，并且在列方向存储64800/(8×2)比特。存储器31的这十六列中的第一列的写入开始位置是在地址“0”，第二列的写入开始位置是在地址“2”，第三列的写入开始位置是在地址“2”，第四列的写入开始位置是在地址“2”，第五列的写入开始位置是在地址“2”，第六列的写入开始位置是在地址“3”，第七列的写入开始位置是在地址“7”，第八列的写入开始位置是在地址“15”，第九列的写入开始位置是在地址“16”，第十列的写入开始位置是在地址“20”，第十一列的写入开始位置是在地址“22”，第十二列的写入开始位置是在地址“22”，第十三列的写入开始位置是在地址“27”，第十四列的写入开始位置是在地址“27”，第十五列的写入开始位置是在地址“28”，并且第十六列的写入开始位置是在地址“32”。
此外，当在图8中所示的多路分离器25的重排序处理中采用图16中的第一种至第三种重排序方法之一并且1024QAM被用作调制方法时，一个符号的比特数“m”为10且因子“b”为1。
在这种情况下，如图23所示，存储器31具有10列以供在行方向存储10×1比特，并且在列方向存储64800/(10×1)比特。存储器31的这十列中的第一列的写入开始位置是在地址“0”，第二列的写入开始位置是在地址“3”，第三列的写入开始位置是在地址“6”，第四列的写入开始位置是在地址“8”，第五列的写入开始位置是在地址“11”，第六列的写入开始位置是在地址“13”，第七列的写入开始位置是在地址“15”，第八列的写入开始位置是在地址“17”，第九列的写入开始位置是在地址“18”，并且第十列的写入开始位置是在地址“20”。
此外，当在图8中所示的多路分离器25的重排序处理中采用图17中的第四种重排序方法并且1024QAM被用作调制方法时，一个符号的比特数“m”为10且因子“b”为2。
在这种情况下，如图23所示，存储器31具有20列以供在行方向存储10×2比特，并且在列方向上存储64800/(10×2)比特。存储器31的这二十列中的第一列的写入开始位置是在地址“0”，第二列的写入开始位置是在地址“1”，第三列的写入开始位置是在地址“3”，第四列的写入开始位置是在地址“4”，第五列的写入开始位置是在地址“5”，第六列的写入开始位置是在地址“6”，第七列的写入开始位置是在地址“6”，第八列的写入开始位置是在地址“9”，第九列的写入开始位置是在地址“13”，第十列的写入开始位置是在地址“14”，第十一列的写入开始位置是在地址“14”，第十二列的写入开始位置是在地址“16”，第十三列的写入开始位置是在地址“21”，第十四列的写入开始位置是在地址“21”，第十五列的写入开始位置是在地址“23”，第十六列的写入开始位置是在地址“25”，第十七列的写入开始位置是在地址“25”，第十八列的写入开始位置是在地址“26”，第十九列的写入开始位置是在地址“28”，第二十列的写入开始位置是在地址“30”。
此外，当在图8中所示的多路分离器25的重排序处理中采用图16中的第一种至第三种重排序方法之一并且4096QAM被用作调制方法时，一个符号的比特数“m”为12且因子“b”为1。
在这种情况下，如图23所示，存储器31具有12列以供在行方向存储12×1比特，并且在列方向上存储64800/(12×1)比特。存储器31的这十二列中的第一列的写入开始位置是在地址“0”，第二列的写入开始位置是在地址“0”，第三列的写入开始位置是在地址“2”，第四列的写入开始位置是在地址“2”，第五列的写入开始位置是在地址“3”，第六列的写入开始位置是在地址“4”，第七列的写入开始位置是在地址“4”，第八列的写入开始位置是在地址“5”，第九列的写入开始位置是在地址“5”，第十列的写入开始位置是在地址“7”，第十一列的写入开始位置是在地址“8”，并且第十二列的写入开始位置是在地址“9”。
此外，当在图8中所示的多路分离器25的重排序处理中采用图17中的第四种重排序方法并且4096QAM被用作调制方法时，一个符号的比特数“m”为12且因子“b”为2。
在这种情况下，如图23所示，存储器31具有24列以供在行方向存储12×2比特，并且在列方向存储64800/(12×2)比特。存储器31的这二十四列中的第一列的写入开始位置是在地址“0”，第二列的写入开始位置是在地址“5”，第三列的写入开始位置是在地址“8”，第四列的写入开始位置是在地址“8”，第五列的写入开始位置是在地址“8”，第六列的写入开始位置是在地址“8”，第七列的写入开始位置是在地址“10”，第八列的写入开始位置是在地址“10”，第九列的写入开始位置是在地址“10”，第十列的写入开始位置是在地址“12”，第十一列的写入开始位置是在地址“13”，第十二列的写入开始位置是在地址“16”，第十三列的写入开始位置是在地址“17”，第十四列的写入开始位置是在地址“19”，第十五列的写入开始位置是在地址“21”，第十六列的写入开始位置是在地址“22”，第十七列的写入开始位置是在地址“23”，第十八列的写入开始位置是在地址“26”，第十九列的写入开始位置是在地址“37”，第二十列的写入开始位置是在地址“39”，第二十一列的写入开始位置是在地址“40”，第二十二列的写入开始位置是在地址“41”，第二十三列的写入开始位置是在地址“41”，并且第二十四列的写入开始位置是在地址“41”。
图24示出了列扭曲交织所需要的存储器31的列数以及用于与DVB-S.2规则所定义的16200码长N的10种码率的每种码率的LDPC码的每种调制方法关联的写入开始位置。
当在图8中所示的多路分离器25的重排序处理中采用图16中的第一种至第三种重排序方法之一并且QPSK被用作调制方法时，一个符号的比特数“m”为2且因子“b”为1。
在这种情况下，如图24所示，存储器31具有2列以供在行方向存储2×1比特，并且在列方向存储16200/(2×1)比特。存储器31的这两列中的第一列的写入开始位置是在地址“0”，并且第二列的写入开始位置是在地址“0”。
此外，当在图8中所示的多路分离器25的重排序处理中采用图17中的第四种重排序方法并且QPSK被用作调制方法时，一个符号的比特数“m”为2且因子“b”为2。
在这种情况下，如图24所示，存储器31具有4列以供在行方向存储2×2比特，并且在列方向存储16200/(2×2)比特。存储器31的这四列中的第一列的写入开始位置是在地址“0”，第二列的写入开始位置是在地址“2”，第三列的写入开始位置是在地址“3”，并且第四列的写入开始位置是在地址“3”。
此外，当在图8所示中的多路分离器25的重排序处理中采用图16中的第一种至第三种重排序方法之一并且16QAM被用作调制方法时，一个符号的比特数“m”为4且因子“b”为1。
在这种情况下，如图24所示，存储器31具有4列以供在行方向存储4×1比特，并且在列方向存储16200/(4×1)比特。存储器31的这四列中的第一列的写入开始位置是在地址“0”，第二列的写入开始位置是在地址“2”，第三列的写入开始位置是在地址“3”，第四列的写入开始位置是在地址“3”。
此外，当在图8中所示的多路分离器25的重排序处理中采用图17中的第四种重排序方法，并且16QAM被用作调制方法时，一个符号的比特数“m”为4且因子“b”为2。
在这种情况下，如图24所示，存储器31具有8列以供在行方向存储4×2比特，并且在列方向存储16200/(4×2)比特。存储器31的这八列中的第一列的写入开始位置是在地址“0”，第二列的写入开始位置是在地址“0”，第三列的写入开始位置是在地址“0”，第四列的写入开始位置是在地址“1”，第五列的写入开始位置是在地址“7”，第六列的写入开始位置是在地址“20”，第七列的写入开始位置是在地址“20”，第八列的写入开始位置是在地址“21”。
此外，当在图8中所示的多路分离器25的重排序处理中采用图16中的第一种至第三种重排序方法之一，并且64QAM被用作调制方法时，一个符号的比特数“m”为6且因子“b”为1。
在这种情况下，如图24所示，存储器31具有6列以供在行方向存储6×1比特，并且在列方向存储16200/(6×1)比特。存储器31的这六列中的第一列的写入开始位置是在地址“0”，第二列的写入开始位置是在地址“0”，第三列的写入开始位置是在地址“2”，第四列的写入开始位置是在地址“3”，第五列的写入开始位置是在地址“7”，第六列的写入开始位置是在地址“7”。
此外，当在图8中所示的多路分离器25的重排序处理中采用图17中的第四种重排序方法，并且64QAM被用作调制方法时，一个符号的比特数“m”为6且因子“b”为2。
在这种情况下，如图24所示，存储器31具有12列以供在行方向存储6×2比特，并且在列方向存储16200/(6×2)比特。存储器31的这十二列中的第一列的写入开始位置是在地址“0”，第二列的写入开始位置是在地址“0”，第三列的写入开始位置是在地址“0”，第四列的写入开始位置是在地址“2”，第五列的写入开始位置是在地址“2”，第六列的写入开始位置是在地址“2”，第七列的写入开始位置是在地址“3”，第八列的写入开始位置是在地址“3”，第九列的写入开始位置是在地址“3”，第十列的写入开始位置是在地址“6”，第十一列的写入开始位置是在地址“7”，并且第十二列的写入开始位置是在地址“7”。
此外，当在图8中所示的多路分离器25的重排序处理中采用图16中的第一种至第三种重排序方法之一并且256QAM被用作调制方法时，一个符号的比特数“m”为8且因子“b”为1。
在这种情况下，如图24所示，存储器31具有8列以供在行方向存储8×1比特，并且在列方向存储16200/(8×1)比特。存储器31的这八列中的第一列的写入开始位置是在地址“0”，第二列的写入开始位置是在地址“0”，第三列的写入开始位置是在地址“0”，第四列的写入开始位置是在地址“1”，第五列的写入开始位置是在地址“7”，第六列的写入开始位置是在地址“20”，第七列的写入开始位置是在地址“20”，第八列的写入开始位置是在地址“21”。
此外，当在图8中所示的多路分离器25的重排序处理中采用图16中的第一种至第三种重排序方法之一并且1024QAM被用作调制方法时，一个符号的比特数“m”为10且因子“b”为1。
在这种情况下，如图24所示，存储器31具有10列以供在行方向存储10×1比特，并且在列方向存储16200/(10×1)比特。存储器31的这十列中的第一列的写入开始位置是在地址“0”，第二列的写入开始位置是在地址“1”，第三列的写入开始位置是在地址“2”，第四列的写入开始位置是在地址“2”，第五列的写入开始位置是在地址“3”，第六列的写入开始位置是在地址“3”，第七列的写入开始位置是在地址“4”，第八列的写入开始位置是在地址“4”，第九列的写入开始位置是在地址“5”，并且第十列的写入开始位置是在地址“7”。
此外，当在图8中所示的多路分离器25的重排序处理中采用图17中的第四种重排序方法并且1024QAM被用作调制方法时，一个符号的比特数“m”为10且因子“b”为2。
在这种情况下，如图24所示，存储器31具有20列以供在行方向存储10×2比特，并且在列方向存储16200/(10×2)比特。存储器31的这二十列中的第一列的写入开始位置是在地址“0”，第二列的写入开始位置是在地址“0”，第三列的写入开始位置是在地址“0”，第四列的写入开始位置是在地址“2”，第五列的写入开始位置是在地址“2”，第六列的写入开始位置是在地址“2”，第七列的写入开始位置是在地址“2”，第八列的写入开始位置是在地址“2”，第九列的写入开始位置是在地址“5”，第十列的写入开始位置是在地址“5”，第十一列的写入开始位置是在地址“5”，第十二列的写入开始位置是在地址“5”，第十三列的写入开始位置是在地址“5”，第十四列的写入开始位置是在地址“7”，第十五列的写入开始位置是在地址“7”，第十六列的写入开始位置是在地址“7”，第十七列的写入开始位置是在地址“7”，第十八列的写入开始位置是在地址“8”，第十九列的写入开始位置是在地址“8”，并且第二十列的写入开始位置是在地址“10”。
此外，当在图8中的多路分离器25的重排序处理中采用图16中的第一种至第三种重排序方法之一并且4096 QAM被用作调制方法时，一个符号的比特数“m”为12且因子“b”为1。
在这种情况下，如图24所示，存储器31具有12列以供在行方向存储12×1比特，并且在列方向存储16200/(12×1)比特。存储器31的这十二列中的第一列的写入开始位置是在地址“0”，第二列的写入开始位置是在地址“0”，第三列的写入开始位置是在地址“0”，第四列的写入开始位置是在地址“2”，第五列的写入开始位置是在地址“2”，第六列的写入开始位置是在地址“2”，第七列的写入开始位置是在地址“3”，第八列的写入开始位置是在地址“3”，第九列的写入开始位置是在地址“3”，第十列的写入开始位置是在地址“6”，第十一列的写入开始位置是在地址“7”，并且第十二列的写入开始位置是在地址“7”。
此外，当在图8中所示的多路分离器25的重排序处理中采用图17中的第四种重排序方法并且4096 QAM被用作调制方法时，一个符号的比特数“m”为12且因子“b”为2。
在这种情况下，如图24所示，存储器31具有24列以供在行方向上存储12×2比特，并且在列方向上存储16200/(12×2)比特。存储器31的这二十四列中的第一列的写入开始位置是在地址“0”，第二列的写入开始位置是在地址“0”，第三列的写入开始位置是在地址“0”，第四列的写入开始位置是在地址“0”，第五列的写入开始位置是在地址“0”，第六列的写入开始位置是在地址“0”，第七列的写入开始位置是在地址“0”，第八列的写入开始位置是在地址“1”，第九列的写入开始位置是在地址“1”，第十列的写入开始位置是在地址“1”，第十一列的写入开始位置是在地址“2”，第十二列的写入开始位置是在地址“2”，第十三列的写入开始位置是在地址“2”，第十四列的写入开始位置是在地址“3”，第十五列的写入开始位置是在地址“7”，第十六列的写入开始位置是在地址“9”，第十七列的写入开始位置是在地址“9”，第十八列的写入开始位置是在地址“9”，第十九列的写入开始位置是在地址“10”，第二十列的写入开始位置是在地址“10”，第二十一列的写入开始位置是在地址“10”，第二十二列的写入开始位置是在地址“10”，第二十三列的写入开始位置是在地址“10”，并且第二十四列的写入开始位置是在地址“11”。
现在将参照图25的流程图来描述图8的发送器11所执行的传输流程。
在步骤S101，LDPC编码器21等待直到接收到目标数据，并将接收到的目标数据编码成LDPC码，且将LDPC码提供给比特交织器22，接着流程前进到步骤S102。
在步骤S102，比特交织器22对来自LDPC编码器21的LDPC码执行比特交织，并且将已比特交织LDPC码提供给映射单元26，随后流程前进到步骤S103。
具体而言，在步骤S102，在比特交织器22中的奇偶交织器23对来自LDPC编码器21的LDPC码执行奇偶交织，并且将已奇偶交织LDPC码提供给列扭曲交织器24。
列扭曲交织器24对来自奇偶交织器23的LDPC码执行列扭曲交织，并且多路分离器25对由列扭曲交织器24所列扭曲交织的LDPC码执行重排序处理。接着，多路分离器25将已重排序LDPC码提供给映射单元26。
在步骤S103，映射单元26将来自多路分离器25的LDPC码的m个码比特映射到由根据正交调制器27执行正交调制所使用的调制方案而确定的信号点所表示的符号，并且将已映射符号提供给正交调制器27，流程前进到步骤S104。
在步骤S104，正交调制器27对来自映射单元26的符号执行载波的正交调制，接着流程前进到步骤S105并且传输该正交调制信号，随后流程终结。
重复图25的传输流程。
当LDPC码的多个码比特作为一个符号被传输时，执行如上所述的奇偶交织或列扭曲交织可以增加对擦除或突发错误的抵抗力。
作为用于执行奇偶交织的块的奇偶交织器23以及作为用于执行列扭曲交织的块的列扭曲交织器24可整体构建，尽管在图8中为便于表示将奇偶交织器23和列扭曲交织器24示出为是分离构建的。
具体而言，奇偶交织器和列扭曲交织器都可将码比特写入存储器并将其从存储器读出，且可由矩阵表示，该矩阵将码写入比特的地址(写入地址)转换为读出码比特的地址(读出地址)。
因此，可以通过使用通过把表示奇偶交织的矩阵和表示列扭曲交织的矩阵相乘而获得的矩阵来变换码比特，获得被奇偶交织后又被列扭曲交织的LDPC码。
也可把多路分离器25与奇偶交织器23和列扭曲交织器24整体构建。
具体而言，由多路分离器25所执行的重排序处理也可由矩阵表示，该矩阵将存储LDPC码的存储器31的写入地址转换为读出地址。
因此，可以使用通过把表示奇偶交织的矩阵、表示列扭曲交织的矩阵和表示重排序处理的矩阵相乘而获得的矩阵，共同执行奇偶交织、列扭曲交织和重排序处理。
也可以单独执行奇偶交织或列扭曲交织。
现在将参照图26至28来描述图8的发送器11执行的测量比特误差率的仿真。
使用具有0dB D/U扰动的通信路径来执行仿真。
图26A和26B示出了仿真中所采用的通信路径的模型。
具体而言，图26A示出了仿真中所采用的扰动模型。
图26B示出了具有如图26A所示模型的扰动的通信路径的模型。
图26B中的“H”表示图26A的扰动模型。图26B中，“N”表示的载波间干扰(Inter-Carrier Interference：ICI)。在该仿真中，ICI功率的期望值E[N²]由AWGN近似。
图27和28示出了仿真的扰动多普勒频率f_d和误差率之间的关系。
具体而言，图27示出了调制方案为16QAM、码率(r)为3/4且重排序方法是第一种重排序方法时，误差率和多普勒频率f_d之间的关系。图28示出了当调制方案为64QAM、码率(r)为5/6且重排序方法是第一种重排序方法，误差率和多普勒频率f_d之间的关系。
在图27和28中，粗线指示奇偶交织、列扭曲交织和重排序处理都被执行时误差率和多普勒频率f_d之间的关系，而细线指示在这三个处理中仅执行重排序处理时误差率和多普勒频率fd之间的关系。
从图27和28的任意附图可见，与仅执行重排序处理时相比，奇偶交织、列扭曲交织和重排序处理都被执行时的误差率得到了改进(也就是降低了)。
接收器
图29提供了一种接收器的示意图，该接收器可用于检测OFDM符号并从OFDM符号的子载波信号中恢复数据比特。如图29所示，OFDM符号被天线500接收，被调谐器502检测，并被模-数转换器504转换为数字格式。根据公知技术，保护间隔去除处理器506从接收到的OFDM符号中去除保护间隔，然后，在嵌入式信令解码单元511合作之下使用快速傅里叶变换(FTT)处理器508结合信道估计器和校正510从OFDM符号中恢复数据。从解映射器512中恢复解调数据符号并且将其馈送到符号解交织器514，符号解交织器操作成执行所接收数据符号的逆映射以重新生成具有已解交织数据符号的输出符号流。马上要详细描述符号解交织器514。
比特交织器和LDPC解码器
如图29所示，接收器还包括解映射单元52、解交织器53和LDPC解码器56。解映射单元52从符号解交织器514接收符号(具有I和Q轴线方向的对应值)，且操作成将符号解映射为LDPC码的已编码比特，并将该LDPC码的已编码比特提供给比特解交织器53。通过识别由从OFDM符号的子载波信号所识别的数据符号表示的比特，执行所接收数据的解映射。
比特解交织器53包括多路分离器54和列扭曲解交织器55，并且对来自解映射单元52的LDPC码的码比特执行解交织。
具体而言，多路分离器54对来自解映射单元52的LDPC码的码比特执行逆重排序处理，逆重排序处理是图8的多路分离器25所执行的重排序处理的逆。具体而言，多路分离器54执行逆重排序处理以把被重排序处理所重排序的位置恢复到原始位置，并且将已逆重排序的LDPC码提供给列扭曲解交织器55。
列扭曲解交织器55对来自多路分离器54的LDPC码执行逆列扭曲交织处理，逆列扭曲交织处理是图8的列扭曲交织器24所执行的置换处理时的列扭曲交织的逆。具体而言，列扭曲解交织器55执行逆置换处理(例如列扭曲解交织)以恢复被码比特的置换处理时的列扭曲交织所重排序的LDPC码的码比特的原始顺序。
具体而言，列扭曲解交织器55通过将LDPC码的码比特写入用于解交织的存储器并将其从该存储器中读出，执行列扭曲解交织，该存储器与图22所示的存储器31有相同结构。
然而，该列扭曲解交织器55使用从存储器31中读出码比特的读出地址作为写入地址沿行方向将码比特写入用于解交织的存储器。此外，该列扭曲解交织器55使用将码比特写入到存储器31的写入地址作为读出地址沿列方向将码比特从用于解交织的存储器中读出。
列扭曲解交织器55将已列扭曲解交织LDPC码提供给LDPC解码器56。
尽管应对由从解映射单元52提供给解交织器53的LDPC码依次执行解奇偶交织、列扭曲解交织和逆重排序处理，但是解交织器53仅对该LDPC码执行两个处理，即与重排序处理对应的逆重排序处理和与列扭曲交织对应的列扭曲解交织。因此，解交织器53不执行与奇偶交织对应的奇偶解交织(即，奇偶交织的逆)。也就是说，解交织器53不执行用于恢复由奇偶交织所重排序的LDPC码的码比特的原始顺序的奇偶解交织。
因而，从解交织器53(的列扭曲解交织器55)将已执行过逆重排序处理和列扭曲解交织但没有执行过奇偶解交织的LDPC码提供给LDPC解码器56。
LDPC解码器56使用已变换奇偶校验矩阵对来自解交织器53的LDPC码执行LDPC解码，然后将结果数据作为已解码目标数据输出，所述已变换奇偶校验矩阵通过至少执行与对图8的LDPC编码器21用于LDPC编码的奇偶校验矩阵H进行的奇偶交织对应的列置换而获得。
图30是图29的接收器12所执行的接收流程的流程图。
在步骤S111，正交解调器51接收来自发送器11的已调制信号。接着流程前进到步骤S112，对已调制信号执行正交解调。然后，正交解调器51将通过正交解调而获得的符号提供给解映射单元52，接着流程从步骤S112前进到步骤S113。
在步骤S113，解映射单元52将来自正交解调器51的符号解映射到LDPC码的码比特，并且将LDPC码的码比特提供给解交织器53。接着流程继续到步骤S114。
在步骤S114，解交织器53对来自解映射单元52的LDPC码的码比特执行解交织，然后流程前进到步骤S115。
具体而言，在步骤S114，解交织器53中的多路分离器54对来自解映射单元52的LDPC码执行逆重排序处理，并且将产生的LDPC码提供给列扭曲解交织器55。
列扭曲解交织器55对来自多路分离器54的LDPC码执行列扭曲解交织，并且将产生的LDPC码提供给LDPC解码器56。
在步骤S115，LDPC解码器56使用已转换奇偶校验矩阵对来自列扭曲解交织器55的LDPC码执行LDPC解码，并将产生的数据提供为已解码目标数据，所述已变换奇偶校验矩阵通过至少执行与对图8的LDPC编码器21用于LDPC编码的奇偶校验矩阵H进行的奇偶交织对应的列置换而获得。然后，该流程终结。
重复图30的接收流程。
执行逆重排序处理的多路分离器54和执行列扭曲解交织的列扭曲解交织器55可被整体构建，尽管在图29中为便于论述将多路分离器54和列扭曲解交织器55以与图8中的相同方式示出为被分离构建。
在图8的发送器11不执行列扭曲交织的情况下，不需要在图29的接收器12中提供列扭曲解交织器55。
以下将描述图29的LDPC解码器56如何执行LDPC解码。
图29的LDPC解码器56使用已转换奇偶校验矩阵对来自列扭曲解交织器55的、已被执行过逆重排序处理和列扭曲解交织但没被执行过奇偶解交织的LDPC码进行解码，所述已变换奇偶校验矩阵通过至少执行与对图8的LDPC编码器21用于LDPC编码的奇偶校验矩阵H进行的奇偶交织对应的列置换而获得。
这里，先前已经建议了(例如，可见日本专利申请公开2004-343170)为减小电路尺寸并把工作频率限制到能实现的范围内而使用已转换奇偶校验矩阵来执行的LDPC解码。
首先，参考图31至34描述使用先前建议的已变换奇偶校验矩阵的LDPC解码。
图31示出了具有90的码长N和2/3的码率的LDPC码的示例奇偶校验矩阵H。
在图31，“0”由点“·”来表示，在以下的图32和33中也是如此。
图31的奇偶校验矩阵H中的奇偶矩阵具有阶梯式结构。
图32示出了对图31的奇偶校验矩阵H执行数学表达式(8)的行置换和数学表达式(9)的列置换而获得的奇偶校验矩阵H’。
行置换：第6s+t+1行→第5t+s+1行...(8)
列置换：第6x+y+61列→第5y+x+61列...(9)
在数学表达式(8)和(9)中，s、t、x和y是满足0≤s<5、0≤t<6、0≤x<5且0≤y<6的整数。
根据数学表达式(8)的行置换，序号除以6余数为“1”的第1、第7、第13、第19和第25行分别被变换到(具体来说，是交换)第1、第2、第3、第4和第5行，而序号除以6余数为“2”的第2、第8、第14、第20和第26行分别被变换到第6、第7、第8、第9和第10行。
根据数学表达式(9)的列置换，在第60列之后的(奇偶)列中，序号除以6余数为“1”的第61、第67、第73、第79和第89列分别变被换到第61、第62、第63、第64和第65列，而序号除以6余数为“2”的第62、第68、第74、第80和第86列分别被变换到第66、第67、第68、第69和第70列。
通过使用这种方法对图31的奇偶校验矩阵H执行行列置换而获得的矩阵为图32中的奇偶校验矩阵H’。
这里，执行奇偶校验矩阵H的行置换不影响LDPC码的码比特的顺序。
在信息长度K为“60”、具有循环结构的单位列数P为“5”并且奇偶长度M(该示例中为30)的除数q(M/P)为“6”时，数学表达式(9)的列置换与将第K+qx+y+1个码比特交织到如上所述的第K+Py+x+1个码比特位置而执行的奇偶交织对应。
如果图32中的奇偶校验矩阵H’(下文适当时被称为“已转换奇偶校验矩阵”)被乘以通过对图31的奇偶校验矩阵H(下文适当时被称为“原始奇偶校验矩阵”)的LDPC码执行与数学表达式(9)相同的置换而获得的LDPC码，则输出零向量。更具体地，当“c”表示通过对作为原始奇偶校验矩阵H的LDPC码(码字)的行向量“c”执行数学表达式(9)的列置换而获得的行向量时，因为奇偶校验矩阵的特性，Hc^T是零向量，因而H’c’^T也是零向量。
因此，图32中的已转换奇偶校验矩阵H’是通过对原始奇偶校验矩阵H的LDPC码c执行数学表达式(9)的列置换而获得的LDPC码c’的奇偶校验矩阵。
因此，与通过使用奇偶校验矩阵H进行解码而获得的LDPC码相同的原始奇偶校验矩阵H的LDPC码，可通过使用图32的已转换奇偶校验矩阵H’对已列置换LDPC码c’进行LDPC解码且接着对已解码LDPC码c’执行数学表达式(9)的列置换的逆而获得，所述已列置换LDPC码c’通过对原始奇偶校验矩阵H的LDPC码c执行公式(9)的列置换而生成。
图33示出了图32的已转换奇偶校验矩阵H’，矩阵中的元素示出为以5×5矩阵单位彼此相互间隔排列。
在图33中，已转换奇偶校验矩阵H’被示出以下各种矩阵的组合：5×5单位矩阵，通过用“0”取代5×5单位矩阵中的一个或多个“1”而产生的矩阵(以下适当时称为准单位矩阵)，通过循环移位单位矩阵或准单位矩阵而产生的矩阵(以下适当时称为移位矩阵)，作为单位矩阵、准单位矩阵和移位矩阵中的两个或多个矩阵的和的矩阵(以下适当时称为和矩阵)，以及5×5零矩阵。
即，图33的已转换奇偶校验矩阵H’可以是包括5×5单位矩阵、准单位矩阵、移位矩阵、和矩阵以及5×5零矩阵的矩阵。因此，组成已变换奇偶校验矩阵H’的5×5矩阵被称为分量矩阵。
可使用同时执行P校验节点计算和P变节点计算的结构来执行对P×P分量矩阵所表示的奇偶校验矩阵所表征的LDPC码的解码。
图34是执行上述解码的解码装置的示例配置。
更具体地，图34示出了使用通过对图31的原始奇偶校验矩阵H至少执行数学表达式(9)的列置换而获得的图33的已转换奇偶校验矩阵H’而执行LDPC码的解码的解码装置的示例配置。
图34中的解码设备包括具有6个FIFO 300₁至300₆的边缘数据存储存储器300、用于选择FIFO 300₁至300₆之一的选择器301、校验节点计算单元302、两个循环移位电路303和308、包括18个FIFO 304₁至304₁₈的边缘数据存储存储器304、用于选择FIFO 304₁至304₁₈之一的选择器305、用于存储接收信息的接收数据存储器306、变节点计算单元307、解码字计算单元309、接收数据置换单元310以及解码数据置换单元311。
首先描述用于在边缘数据存储存储器300和304中存储数据的方法。
边缘数据存储存储器300包括数量与通过将图33的已变换奇偶校验矩阵H’的行数“30”除以每个分量矩阵的行数“5”而获得的数相同的6个FIFO 300₁至300₆。每个FIFO 300_y(y＝1，2，...，6)包括各自的多级存储区，与每个分量矩阵的行数和列数相同的边缘数量“5”所对应的消息可被同时写入每级存储区或从每级存储区读出。每个FIFO 300_y的存储区的级数与在图33的已转换奇偶校验矩阵行方向上的1的个数(汉明重)中的最大值相等，为“9”。
与图33的已转换奇偶校验矩阵H’的第一行至第五行中的“1”的位置对应的数据(即，来自变节点的消息v_i)沿水平方向被同时存储到FIFO 300₁的每一行中，同时忽略“0”。具体来说，当(j，i)表示第j行、第i列的元素，与已转换奇偶校验矩阵H’的(1，1)至(5，5)的5×5单位矩阵的“1”的位置对应的数据被存储到FIFO 300₁的第一级存储区。与通过将5×5单位矩阵循环右移三个元素而获得的已转换奇偶校验矩阵H’的移位矩阵(1，21)至(5，25)的“1”的位置对应的数据被存储到第二级存储区。同样，与已转换奇偶校验矩阵H’关联的数据被存储到第3级至第8级的存储区。与通过在5×5单位矩阵中用“0”第一行中的取代“1”并且将5×5单位矩阵循环左移1个元素而获得的已转换奇偶校验矩阵H’的移位矩阵(1，81)至(5，90)的“1”的位置对应的数据被存储到第九级存储区。
与图33的已转换奇偶校验矩阵H’的第6行至第10行的“1”的位置对应的数据被存储到FIFO 300₂。具体地，与包括在已转换奇偶校验矩阵H’的和矩阵(6，1)至(10，5)中的第一移位矩阵的“1”的位置对应的数据被存储到FIFO 300₂的第一级存储区，该和矩阵通过把第一移位矩阵和第二移位矩阵相加而获得，第一移位矩阵通过将5×5单位矩阵循环右移1元素而获得，第二移位矩阵通过将5×5单位矩阵右移两个分量而获得。与包括在已变换奇偶校验矩阵H’的和矩阵(6，1)至(10，5)中的第二移位矩阵的“1”的位置相应的数据被存储到FIFO 300₂的第二级存储区。
更具体地，当具有2或2以上权重的分量矩阵由具有权重1的P×P单位矩阵、通过用“0”来代替单位矩阵中的一个或多个“1”而产生的准单位矩阵、以及通过对单位矩阵或准单位矩阵循环移位而产生的移位矩阵中的两个或两个以上之和来给出时，与具有权重1的单位矩阵、准单位矩阵或者移位矩阵的“1”的位置对应的数据(即，与属于单位矩阵、准单位矩阵或移位矩阵的边缘相应的消息)被存储到相同地址(FIFO 300₁至300₆中的相同FIFO)。
与已转换奇偶校验矩阵H’相关联的数据也被存储到第3级至第9级的存储区。
同样，与已转换奇偶校验矩阵H’相关联的数据被存储到FIFO300₃至300₆。
边缘数据存储存储器304包括数量与通过将已转换奇偶校验矩阵H’的列数“90”除以每个分量矩阵的列数“5”而获得的数相同的18个FIFO 304₁至304₁₈.每个FIFO 304_x(x＝1，2，...，18)包括各自的多级存储区，与每个已转换分量矩阵H’的行数和列数的边缘数5的消息对应可被同时写入每级存储区或从每级存储区读出。
与图33的已转换奇偶校验矩阵H’的第一列至第五列中的“1”的位置对应的数据(即来自校验节点的消息u_i)沿垂直方向被同时存储到FIFO 304₁的每一列，同时忽略“0”。具体来说，与已转换奇偶校验矩阵H’的(1，1)至(5，5)的5×5单位矩阵的“1”的位置对应的数据被存储到FIFO 304₁的第一级存储区。与包括在已转换奇偶校验矩阵H’的和矩阵(6，1)至(10，5)中的第一移位矩阵的“1”的位置对应的数据被存储到FIFO 304₂的第二级存储区，该和矩阵是通过把第一移位矩阵和第二移位矩阵相加而获得，第一移位矩阵通过将5×5单位矩阵循环右移1个元素而获得，第二移位矩阵通过将5×5单位矩阵右移两个元素而获得。与包括在已变换奇偶校验矩阵H’的和矩阵(6，1)至(10，5)中的第二移位矩阵的“1”的位置对应的数据被存储到第三级存储区。
更具体地，当具有2或2以上权重的分量矩阵由具有权重1的P×P单位矩阵、通过用“0”代替单位矩阵中的一个或多个“1”而产生的准单位矩阵以及通过对单位矩阵或准单位矩阵循环移位而产生的移位矩阵中的两个或两个以上之和来给出时，与具有权重1的单位矩阵、准单位矩阵或者移位矩阵的“1”的位置对应的数据(即，与属于单位矩阵、准单位矩阵或移位矩阵的边缘相应的消息)被存储到相同地址(FIFO304₁至304₁₈中的相同FIFO)。
与已转换奇偶校验矩阵H’相关联的数据也被存储到第4级和第5级的存储区。FIFO 304₁的存储区的级数与在已变换奇偶校验矩阵H’的第一列至第五列中沿行方向的1个数(汉明重)中的最大值相等，为“5”。
同样，与已转换奇偶校验矩阵H’相关联的数据被存储到FIFO304₂至304₃，且每个FIFO的长度为“5”。同样，与已转换奇偶校验矩阵H’相关联的数据被存储到FIFO 304₄至304₁₂，且每个FIFO的长度为“3”。同样，与已转换奇偶校验矩阵H’相关联的数据被存储到FIFO304₁₃至304₁₈，且每个FIFO的长度为“2”。
现在将描述图34的解码装置的操作。
在包括6个FIFO 300₁至300₆的边缘数据存储存储器300中，根据指示在已转换奇偶校验矩阵H’中行的信息(矩阵数据)D312从FIFO300₁至300₆选择用于存储数据的FIFO，从位于边缘数据存储存储器300的上游的循环移位电路308所接收到的5个消息D311属于信息D312，且收集这5个消息D311并将其按顺序存储到所选FIFO。当从边缘数据存储存储器300读出数据时，首先，从FIFO 300₁中按顺序读出5个消息D300₁，接着将其提供给位于边缘数据存储存储器300的下游的选择器301。在从FIFO 300₁中完全读出消息之后，从边缘数据存储存储器300的FIFO 300₂至300₆中按顺序读出消息，接着将其以相同的方式提供给选择器301。
选择器301根据选择信号D301选择从在FIFO 300₁至300₆中当前正在读出数据的那个FIFO所接收到的5个消息，并且将所选消息作为消息D302提供给校验节点计算单元302。
校验节点计算单元302包括5个校验节点计算器302₁至302₅，并且根据式(7)使用通过选择器301所接收到的消息D302(D302₁至D302₅)(对应于式(7)中的消息v_i)来执行校验节点计算，并且将通过校验节点计算而获得的5个消息D303(D303₁至D303₅)(对应于式(7)中的消息u_i)提供给循环移位电路303。
循环移位电路303基于信息(矩阵数据)D305对由校验节点计算单元302所获得的5个消息D303₁至D303₅进行循环移位，并且将循环移位后的消息作为消息D304提供给边缘数据存储存储器304，信息D305指示为获得已转换奇偶校验矩阵H’中的每个对应边缘而把原始单位矩阵循环移位的元素个数。
在包括18个FIFO 304₁至304₁₈的边缘数据存储存储器304中，根据指示在已转换奇偶校验矩阵H’中行的信息D305从FIFO 304₁至304₁₈选择用于存储数据的FIFO，从位于边缘数据存储存储器304的上游的循环移位多路303所接收到的5个消息D304属于信息D305，并且收集这5个消息D304并将其按顺序存储到所选FIFO。当从边缘数据存储存储器304中读出数据时，首先，从FIFO 304₁按顺序读出5个消息D306₁，接着将其提供给位于边缘数据存储存储器304下游的选择器305。在从FIFO 304₁中完全读出消息之后，从边缘数据存储存储器304的FIFO 304₂至304₁₈中按顺序读出消息，接着将其以相同方式提供给选择器305。
选择器305根据选择信号D307选择从在FIFO 304₁至304₁₈中当前正在读出数据的那个FIFO所接收到的5个消息，并且将所选消息作为消息D308提供给变节点计算单元307和解码字计算器309。
另一方面，接收数据置换单元310执行数学表达式(9)的列置换以置换通过通信路径所接收到的LDPC码D313，并将产生的数据作为接收数据D314提供给接收数据存储器306。接收数据存储器306计算并存储来自从接收数据置换单元310所接收到的接收数据D314的接收对数似然比(Log-Likelihood Ratio：LLR)，并且将接收LLR以5个LLR的组作为接收值D309提供给变节点计算单元307和解码字计算单元309。
变节点计算单元307包括5个变节点计算器307₁至307₅，并且根据式(1)使用经选择器305所接收到的消息D308(D308₁至D308₅)(对应于式(1)中的消息u_j)和从接收数据存储器306所接收到的这5个接收值D309(与式(1)中的接收值u_0i对应)来执行变节点计算，并且将经变节点计算而获得的5个消息D310(D310₁至D310₅)(对应于式(1)中的消息v_i)提供给循环移位电路308。
循环移位电路308基于信息对由变节点计算单元307所计算的5个消息D310₁至D310₅进行循环移位，并将循环移位后的消息作为消息D311提供给边缘数据存储存储器300，所述信息指示为获得在已转换奇偶校验矩阵H’中的每个对应边缘而对原始单位矩阵进行循环移位的元素个数。
可通过执行一次上述操作能够对LDPC码进行一次解码。在对LDPC码进行预定次数解码后，图34的解码装置获得并且输出通过解码字计算单元309和解码数据置换单元311的最终的解码数据。
更具体地，解码字计算单元309包括5个解码字计算器309₁至309₅，并且基于式(5)使用从选择器305输出的5个消息D308(D308₁至D308₅)(对应于式(5)中的消息u_j)和从接收数据存储器306所接收到的5个接收值D309(对应于式(5)中的接收到的值u_0i)执行解码数据(即解码字)的计算，作为多个解码流程的最终处理，并且将计算的解码数据D315提供给解码数据置换单元311。
解码数据置换单元311对从解码字计算单元309处接收到的解码数据D315执行数学表达式(9)的列置换以改变解码数据D315的顺序，然后输出产生的数据作为最终的解码数据D316。
如上所述，对奇偶校验矩阵(即原始奇偶校验矩阵)执行行置换和列置换之一或二者，以将其转换为由分量矩阵的组合所表示的奇偶校验矩阵(即已转换奇偶校验矩阵)，分量矩阵的组合也就是以下矩阵的组合：P×P单位矩阵，用“0”代替单位矩阵的一个或多个“1”而产生的准单位矩阵，对单位矩阵或准单位矩阵循环移位而产生的移位矩阵，把单位矩阵、准单位矩阵或移位矩阵中两个或两个以上相加而产生的和矩阵，以及P×P零矩阵。当LDPC码被解码时，该奇偶校验矩阵的转换使能够采用同时执行P个校验节点的计算和P个变节点的计算的体系结构。同时执行P个节点计算将工作频率限制在完全可实现的范围内，从而使能够执行多次解码。
类似于图34的解码设备，包括在图29的接收器12中的LDPC解码器56被设计成通过同时执行P个校验节点计算和P个变节点计算对LDPC码进行解码。
更具体地，如果为易于论述假设从包括在图8的发送器11中的LDPC编码器21所输出的LDPC码是奇偶校验矩阵H，在该奇偶校验矩阵中的奇偶矩阵具有例如图31所示的阶梯式结构，那么在发送器11中的奇偶交织器23执行奇偶交织以将第K+qx+y+1个码比特交织到第K+Py+x+1个码比特位置，其中信息长度K为“60”，具有循环结构的单位列数P为“5”，奇偶长度M的约数q(＝M/P)为“6”。
因为该奇偶交织与如上所述的数学表达式(9)的列置换对应，所以LDPC解码器56不需要执行数学表达式(9)的列置换。
因此，在图29的接收器12中，从列扭曲交织器55将没有经过奇偶交织的LDPC码、即执行过数学表达式(9)的列置换的LDPC码提供给如上所述的LDPC解码器56。LDPC解码器56执行与图34的解码设备相同的处理，但在LDPC解码器56中不执行数学表达式(9)的列置换除外。
更具体地，图35示出了图29的LDPC解码器56的示例配置。
图35所示的LDPC解码器56具有与图34的解码设备相同的配置，但不设置图34中的接收数据置换单元310除外；并且执行与图34的解码设备相同的处理，但在LDPC解码器56中不执行数学表达式(9)的列置换除外，因此在此略去对相同配置和处理的描述。
与图34的解码设备相比，可在尺寸上减小LDPC解码器56，因为可不用如上所述的接收数据置换单元310来构建LDPC解码器56。
尽管为了描述方便，已针对以下示例描述了图31至35：LDPC码长N为90，信息长度K为60，具有循环结构的单位列数P(即分量矩阵的行数和列数)为5，并且奇偶长度M的约数q(＝M/P)为6；但是码长N、信息长度K、具有循环结构的列数P以及约数q(＝M/P)并不限于这些值。
因此，当图8的发送器11中的LDPC编码器21输出例如64800的码长N、N-Pq(＝N-M)的信息长度K、具有360的循环结构的单位列数P、M/P的约数q的LDPC码时，图35的LDPC解码器56可用于通过同时执行P个校验节点计算和P个变节点计算对LDPC码进行LDPC解码。
上述系列处理不仅可通过硬件来执行，还可通过软件来执行。当通过软件来执行这系列处理时，执行该软件的程序被安装在通用计算机上。
图36示出了具有用于执行上述系列处理的程序的计算机的实施例的示例配置。
该程序可被事先记录在作为嵌入在计算机中的记录媒介的硬盘405或ROM 403中。
该程序还可被临时地或永久地存储(或记录)在可移除记录媒介411中，例如软盘、光盘-只读存储器(CD-ROM)、磁光盘(MOD)、数字通用盘(DVD)、磁盘或半导体存储器。该可移除记录媒介411可被提供为所谓的软件包。
代替把程序从如上所述的可移除记录媒介411安装到计算机，可通过用于数字卫星广播的卫星把该程序从下载点无线传送给计算机，或者通过例如局域网(LAN)或因特网之类的网络将其有线地传送给计算机，计算机可通过通信单元408接收传送来的程序，并且将接收到的程序安装到嵌入的硬盘405。
计算机可包括中央处理单元(CPU)402。CPU 402通过总线401耦合到输入/输出(IO)接口410。当通过IO接口410接收到由用户例如通过操作包括键盘、鼠标、麦克风等的输入单元407所输入的命令时，CPU 402执行存储在只读存储器(ROM)403中的程序。备选地，CPU 402载入随机访问存储器(RAM)404，并且执行存储在硬盘405中的程序、通过通信单元408从卫星或网络接收到之后已被安装到硬盘405上的程序、或者被从安装在驱动器409中的可移除记录媒介411中读出之后已被安装到硬盘405上的程序。通过以这种方法执行程序，CPU 402执行上文参照流程图所述的处理或执行由上文参照方框图所述部件所执行的处理。然后，需要时，CPU 402经I/O接口410例如通过包括液晶显示器(LCD)、扬声器等输出处理的结果，或者通过通信单元408传输处理结果，或者将处理结果记录到硬盘405。
在上文的描述中，应注意，描述使计算机执行各类处理的程序的步骤不一定以上文参照流程图所述的顺序按照时间先后顺序来执行，可并行或独立地(例如，通过并行处理或面向对象处理)执行所述步骤。
该程序可由一台计算机操作，或以分布式方式由多台计算机操作。该程序还可被传输给远程计算机以在该远程计算机中被执行。
本领域技术人员要明白本发明的实施例并不限于上述内容，在不脱离于随附权利要求书所公开的本发明的范围内可以做出多种改变。
更具体地，尽管在上述实施例中，对DVB-S.2规范所定义的LDPC码执行作为置换处理的奇偶交织或列扭曲交织，倘若奇偶校验矩阵中的奇偶矩阵具有阶梯式结构，那么奇偶交织可应用于该奇偶校验矩阵的LDPC码，在该奇偶校验矩阵中的信息矩阵不具有循环结构，并且作为置换处理的列扭曲交织可被应用于例如被通过至少列置换而转换成伪循环结构的奇偶校验矩阵的LDPC码、或者整体上具有循环结构的奇偶校验矩阵的准循环(Quasi-Cyclic：QC)LDPC码。
也就是说，要被经过奇偶交织的LDPC码的奇偶校验矩阵，只需要包括具有阶梯式结构的奇偶矩阵，而不需要包括包括具有循环结构的信息矩阵。
要被执行作为置换处理的列扭曲交织的LDPC码的奇偶校验矩阵不限于任何特定结构。
此外，置换处理仅需要能够置换LDPC码的码比特，使得与奇偶校验矩阵任意行中的“1”对应的多个码比特不被合并到同一符号，能够使用列扭曲交织之外的方法来执行该置换处理。更具体地，可通过控制写入地址和读出地址、例如使用仅沿一个方向存储数据的存储器取代沿列向和行向存储数据的存储器31来执行置换处理。
符号交织器
已经建议将DVB-T2标准中可用的模式的数量扩展到包括1k模式、16k模式和32k模式。以下描述是用于阐述根据本技术的符号交织器的操作，但要理解所述符号交织器可配合其它模式和其它DVB标准使用。
为了创建一个新模式，要定义多个要素，其中之一就是符号交织器33。在图37中详细示出了比特-星座映射器26、符号交织器33和帧构建器32。
以上所述，本技术提供一种用于数据符号往OFDM子载波信号的准最优映射的工具。根据本示例技术，提供符号交织器以实现输入数据符号依照已由仿真分析所验证的置换码和生成多项式往OFDM子载波信号的最佳映射。因此该符号交织器与比特交织器以及LDPC编码结合以改善在如DVB所建议的那些通信信道中的通信数据的性能。
如图37所示，给出比特-符号星座映射器26和帧构建器32的详细示例图示以阐述本技术的示例实施例。经由信道62从比特交织器26处所接收到的数据比特被依照调制方案所提供的每个符号的比特数分组成要被映射到数据单元的比特组。形成数据字的比特组通过数据信道64被并行馈送给映射处理器66。接着，映射处理器66依照预先指定的映射选择数据符号之一。由实数和虚数分量表示的星座点被提供给输出信道29作为帧构建器32的输入组之一。
帧构建器32经信道29从比特-星座映射器28接收数据单元，并接收来自其它信道31的数据单元。在构建了许多OFDM单元序列的帧之后，接着依照地址生成器102所生成的写入地址和读出地址将每个OFDM符号的单元写入到交织器存储器100并将其从交织器存储器100读出。根据写入和读出顺序，通过生成适当的地址来完成数据单元的交织。以下将参照图38、39和40来详细描述地址生成器102和交织器存储器100的操作。随后，把已交织数据单元与从导频和嵌入式信令形成器36所接收到的导频和同步符号合并到OFDM符号构建器37中以形成OFDM符号，该符号被馈送到如上所述的OFDM调制器38。
图38提供符号交织器33各部分的示例，其阐述用于交织符号的本技术。在图38中，来自帧构建器32的输入数据单元被写入到交织器存储器100。根据信道104上的、地址生成器102所馈送的写入地址，把数据单元写入交织器存储器100，并且根据在信道106上的、地址生成器102所馈送的读出地址，把数据单元从交织器存储器100读出。地址生成器102根据如下所述来产生写入地址和读出地址：OFDM符号是奇数还是偶数，其由从信道108馈送的信号来识别；以及，由从信道110馈送的信号所标识的选择模式。如所述，模式可以是1k模式、2k模式、4k模式、8k模式、16k模式或32k模式之一。如下所述，针对参考图39所述的奇数符号和偶数符号生成不同的写入地址和读出地址，图39提供交织器存储器100的示例实现。
在图39示出的示例中，示出交织器存储器包括描述发送器中的交织器存储器的操作的上部100以及描述接收器中的解交织器存储器的操作的下部340。在图39中一起示出交织器100和解交织器340以便于理解其操作。如图39所示，简化了交织器100和解交织器340之间经其它设备和经传输信道的通信的表示，并且将其表示为在交织器100和解交织器340之间的部件140。以下段落将描述交织器100的操作：
尽管图39仅提供往OFDM符号的四个子载波示例的四个输入数据单元的图示，但要理解图39所表示的技术可扩展到大量子载波，例如1k模式的756个子载波、2k模式的1512个子载波、4k模式的3024个子载波、以及8k模式的6048个子载波、16k模式的12096个子载波和32k模式的24192个子载波。
图39所示的交织器存储器100的输入和输出寻址针对奇数和偶数符号。对于偶数符号，从输入信道120取数据单元并将其依照由地址生成器102为每个OFDM符号所生成的地址120的序列被写入到交织器存储器124.1中。该写入地址被应用于偶数符号，以使通过写入地址的混洗(shuffling)来实现所示的交织。因此，对于每个交织符号y(h(q))＝y’(q)。
对于奇数符号使用相同的交织器存储器124.2。然而，如图39所示，对于奇数符号，写入顺序132与用于读出之前的偶数符号126的地址序列相同。倘若在写入操作之前执行对给定地址的读出操作，那么该特征允许奇数和偶数符号的执行仅使用一个交织器存储器100。在奇数符号期间被写入到交织器存储器124的数据单元接着以由地址生成器102为下一偶数OFDM符号等所生成的序列134被读出。则每个符号仅生成一个地址，同时执行对奇数/偶数OFDM符号的读入和写出。
简而言之，在图39所示，一旦计算出所有有效子载波的地址组H(q)，处理输入向量Y’＝(y0’，y1’，y2’，...，yNmax-1’)以产生交织的向量Y＝(y0，y1，y2，...，yNmax-1)，其由以下公式定义：
yH ( q ) = y q ′ ]]>         对于偶数符号          q＝0，...，Nmax-1
yq＝y′H(q)       对于奇数符号          q＝0，...，Nmax-1
换句话说，对于偶数OFDM符号，输入字以置换方式被写入到存储器并以顺序方式被读回，反之，对于奇数符号，输入字被顺序写入并被置换地读回。在上述情况中，置换H(q)由以下表格定义：