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1、10申请公布号CN102024496A43申请公布日20110420CN102024496ACN102024496A21申请号200910195638422申请日20090911G11C16/04200601G11C16/06200601G11C16/10200601G11C16/2620060171申请人中芯国际集成电路制造上海有限公司地址201203上海市浦东新区张江路18号72发明人罗文哲欧阳雄74专利代理机构北京集佳知识产权代理有限公司11227代理人李丽54发明名称闪存系统及其逻辑状态读取方法和编程方法57摘要一种闪存系统及其逻辑状态读取方法和编程方法，其中闪存系统包括第一闪存单元；。
2、第二闪存单元；比较器，连接到所述第一位线和所述第二位线并且配置成经过所述第一位线从所述第一闪存单元接收第一输入信号；经过所述第二位线从所述第二闪存单元接收第二输入信号；处理与所述第一输入信号和所述第二输入信号关联的信息；并且至少基于与所述第一输入信号和所述第二输入信号有关的信息来确定与所述第一闪存单元和所述第二闪存单元关联的逻辑状态。本发明提高半导体电路的器件可靠性和性能。51INTCL19中华人民共和国国家知识产权局12发明专利申请权利要求书3页说明书8页附图4页CN102024510A1/3页21一种闪存系统，其特征在于，包括第一闪存单元，所述第一闪存单元包括第一控制栅极，所述第一控制栅极。
3、连接到第一字线；第一浮动栅极；第一氧化物层，将所述第一控制栅极与所述第一浮动栅极分离；第一源极区域；以及第一漏极区域，所述第一漏极区域连接到第一位线；第二闪存单元，所述第二闪存单元包括第二控制栅极，所述第二控制栅极连接到第二字线，所述第二字线与所述第一字线相同；第二浮动栅极；第二氧化物层，将所述第二控制栅极与所述第二浮动栅极分离；第二源极区域；以及第二漏极区域，所述第二漏极区域连接到第二位线；比较器，连接到所述第一位线和所述第二位线并且配置成经过所述第一位线从所述第一闪存单元接收第一输入信号；经过所述第二位线从所述第二闪存单元接收第二输入信号；处理与所述第一输入信号和所述第二输入信号关联的信息。
4、；并且至少基于与所述第一输入信号和所述第二输入信号有关的信息来确定与所述第一闪存单元和所述第二闪存单元关联的逻辑状态。2如权利要求1所述的闪存系统，其特征在于，所述比较器配置成处理与所述第一输入信号和所述第二输入信号关联的信息包括比较所述第一输入信号和所述第二输入信号。3如权利要求1所述的闪存系统，其特征在于，所述比较器配置成至少基于与所述第一输入信号和所述第二输入信号有关的信息来确定与所述第一闪存单元和所述第二闪存单元关联的逻辑状态包括如果所述第一输入信号的量值高于所述第一输入信号，则确定所述逻辑状态为第一状态；如果所述第二输入信号的量值高于所述第一输入信号，则确定所述逻辑状态为第二状态。4。
5、如权利要求3所述的闪存系统，其特征在于，所述第一输入信号和所述第二输入信号中的每个输入信号在电流域内。5如权利要求3所述的闪存系统，其特征在于，所述第一输入信号和所述第二输入信号中的每个输入信号在电压域内。6如权利要求3所述的闪存系统，其特征在于，所述第一状态由逻辑“1”代表。7如权利要求3所述的闪存系统，其特征在于，所述第二状态由逻辑“0”代表。8如权利要求1所述的闪存系统，其特征在于，所述第一闪存单元和所述第二闪存单元互补。9如权利要求1所述的闪存系统，其特征在于，所述逻辑状态通过对所述第一闪存单权利要求书CN102024496ACN102024510A2/3页3元进行编程和擦除所述第二闪。
6、存单元而存储于闪存系统内。10如权利要求1所述的闪存系统，其特征在于，所述输入信号依赖于所述闪存单元的阈值电压。11如权利要求10所述的闪存系统，其特征在于，所述第一与第二闪存单元之间的阈值电压差少于或者等于100MV。12如权利要求1所述的闪存系统，其特征在于，用于所述闪存系统的读取电压窗口少于或者等于100MV。13一种从包括第一闪存单元和第二闪存单元的闪存系统读取逻辑状态的方法，所述方法包括向所述第一闪存单元的第一控制栅极和向所述第二闪存单元的第二控制栅极施加字线电压；在所述第一闪存单元的第一源极区域与第一漏极区域之间施加第一电压；在所述第二闪存单元的第二源极区域与第二漏极区域之间施加第。
7、二电压；响应于所述第一电压从所述第一闪存单元接收第一电流；响应于所述第二电压从所述第二闪存单元接收第二电流；处理与所述第一电流和所述第二电流关联的信息；并且至少基于与所述第一电流和所述第二电流有关的信息来确定与所述第一闪存单元和所述第二闪存单元关联的逻辑状态。14如权利要求13所述的闪存系统读取逻辑状态的方法，其特征在于，所述字线电压大于未编程闪存单元的阈值电压并且少于编程闪存单元的阈值电压。15如权利要求13所述的闪存系统读取逻辑状态的方法，其特征在于，所述第一与第二闪存单元之间的阈值电压差等于或者少于100MV。16如权利要求13所述的闪存系统读取逻辑状态的方法，其特征在于，可以增加所述字。
8、线电压以允许更快读回所述第一和第二闪存单元内存储的逻辑状态。17如权利要求13所述的闪存系统读取逻辑状态的方法，其特征在于，可以减少所述字线电压以允许在从闪存系统读取逻辑状态期间增加功率节省。18如权利要求13所述的闪存系统读取逻辑状态的方法，其特征在于，所述第一和第二闪存单元结构相同。19一种对包括第一闪存单元和第二闪存单元的闪存系统的逻辑状态进行编程的方法，所述方法包括擦除所述第一闪存单元和所述第二闪存单元；从所述第一闪存单元和所述第二闪存单元中选择一个闪存单元；向选择的闪存单元的控制栅极施加字线电压；并且生成选择的闪存单元的源极区域与漏极区域之间的电势差以对所述闪存系统的逻辑状态进行编程。
9、；其中所述逻辑状态与所述第一闪存单元和所述第二闪存单元关联；如果选择的闪存单元是所述第一闪存单元，则所述逻辑状态是第一状态；如果选择的闪存单元是所述第二闪存单元，则所述逻辑状态是第二状态。权利要求书CN102024496ACN102024510A3/3页420如权利要求19所述的编程的方法，其特征在于，所述第一和第二闪存单元结构相同。权利要求书CN102024496ACN102024510A1/8页5闪存系统及其逻辑状态读取方法和编程方法技术领域0001本发明涉及半导体制造领域，特别涉及闪存系统及其逻辑状态读取方法和编程方法。背景技术0002业内已经提出或者使用各种存储器器件。例如可擦可编程只。
10、读存储器“EPROM”器件。EPROM器件既可读又可擦、即可编程。具体而言，使用具有二进制状态的浮动栅极场效应晶体管来实施EPROM。也就是说，通过在浮动栅极上存在或者不存在电荷来表示二进制状态。一般来说，即使在正常高信号施加到EPROM晶体管的栅极时电荷仍然足以防止导通。0003在传统的EPROM中，通常是通过曝光于紫外线对EPROM进行电编程和擦除。这些EPROM通常称为紫外线可擦可编程只读存储器“UVEPROM”。所述紫外线可擦可编程只读存储器可以通过在向UVEPROM晶体管的栅极施加正电势时在UVEPROM晶体管的漏极与源极之间运行高电流来对UVEPROM进行编程。栅极上的正电势从漏极。
11、到源极的电流吸引高能电子即热电子，其中电子跳跃或者注入到浮动栅极中并且变为在浮动栅极上被俘获。0004近年来，另一形式的EPROM是一种电可擦可编程只读存储器“EEPROM”或者“E2PROM”。所述电可擦可编程只读存储器借助称为福勒诺德海姆隧道效应的现象对EEPROM进行电编程和擦除。又一形式的EPROM是使用热电子来编程并且使用福勒诺德海姆隧道效应现象来擦除的“快速EPROM”。快速EPROM可以在“快速”或者批量模式中被擦除，并且通常被称为“闪存单元”或者“闪存器件”，其中在该“快速”或者批量模式中可以使用福勒诺德海姆隧道效应来同时擦除阵列中的所有单元或者阵列的一部分。0005半导体业还。
12、提出和使用各种类型的闪存单元。例如，分裂栅极型结构包括浮动栅极和具有分裂型结构的控制栅极。比如SILICONSTORAGETECHNOLOGY公司这样的公司已经使用这样的分裂栅极结构。0006遗憾的是，现有的闪存单元结构存在某些限制。例如，某些闪存单元结构可能难以突破某个临界尺度如025微米和更低的尺度；或者某些闪存单元可靠性和性能低下。发明内容0007本发明解决的问题是避免低尺度的闪存单元结构可靠性差。0008为解决上述问题，本发明提供一种闪存系统，包括第一闪存单元，所述第一闪存单元包括第一控制栅极，所述第一控制栅极连接到第一字线；第一浮动栅极；第一氧化物层，将所述第一控制栅极与所述第一浮动。
13、栅极分离；第一源极区域；以及第一漏极区域，所述第一漏极区域连接到第一位线；第二闪存单元，所述第二闪存单元包说明书CN102024496ACN102024510A2/8页6括第二控制栅极，所述第二控制栅极连接到第二字线，所述第二字线与所述第一字线相同；第二浮动栅极；第二氧化物层，将所述第二控制栅极与所述第二浮动栅极分离；第二源极区域；以及第二漏极区域，所述第二漏极区域连接到第二位线；比较器，连接到所述第一位线和所述第二位线并且配置成经过所述第一位线从所述第一闪存单元接收第一输入信号；经过所述第二位线从所述第二闪存单元接收第二输入信号；处理与所述第一输入信号和所述第二输入信号关联的信息；并且至少基。
14、于与所述第一输入信号和所述第二输入信号有关的信息来确定与所述第一闪存单元和所述第二闪存单元关联的逻辑状态。0009优选的，所述比较器配置成处理与所述第一输入信号和所述第二输入信号关联的信息包括比较所述第一输入信号和所述第二输入信号。0010优选的，所述比较器配置成至少基于与所述第一输入信号和所述第二输入信号有关的信息来确定与所述第一闪存单元和所述第二闪存单元关联的逻辑状态包括0011如果所述第一输入信号的量值高于所述第一输入信号，则确定所述逻辑状态为第一状态；0012如果所述第二输入信号的量值高于所述第一输入信号，则确定所述逻辑状态为第二状态。0013优选的，所述第一输入信号和所述第二输入信号。
15、中的每个输入信号在电流域内。0014优选的，所述第一输入信号和所述第二输入信号中的每个输入信号在电压域内。0015优选的，所述第一状态由逻辑“1”代表。0016优选的，所述第二状态由逻辑“0”代表。0017优选的，所述第一闪存单元和所述第二闪存单元互补。0018优选的，所述逻辑状态通过对所述第一闪存单元进行编程和擦除所述第二闪存单元而存储于闪存系统内。0019优选的，所述输入信号依赖于所述闪存单元的阈值电压。0020优选的，所述第一与第二闪存单元之间的阈值电压差少于或者等于100MV。0021优选的，用于所述闪存系统的读取电压窗口少于或者等于100MV。0022本发明还提出一种从包括第一闪存单。
16、元和第二闪存单元的闪存系统读取逻辑状态的方法，所述方法包括向所述第一闪存单元的第一控制栅极和向所述第二闪存单元的第二控制栅极施加字线电压；在所述第一闪存单元的第一源极区域与第一漏极区域之间施加第一电压；在所述第二闪存单元的第二源极区域与第二漏极区域之间施加第二电压；响应于所述第一电压从所述第一闪存单元接收第一电流；响应于所述第二电压从所述第二闪存单元接收第二电流；处理与所述第一电流和所述第二电流关联的信息；并且至少基于与所述第一电流和所述第二电流有关的信息来确定与所述第一闪存单元和所述第二闪存单元关联的逻辑状态。0023优选的，所述字线电压大于未编程闪存单元的阈值电压并且少于编程闪存单元的阈值。
17、电压。0024优选的，所述第一与第二闪存单元之间的阈值电压差等于或者少于100MV。说明书CN102024496ACN102024510A3/8页70025优选的，可以增加所述字线电压以允许更快读回所述第一和第二闪存单元内存储的逻辑状态。0026优选的，可以减少所述字线电压以允许在从闪存系统读取逻辑状态期间增加功率节省。0027优选的，所述第一和第二闪存单元结构相同。0028本发明还提出一种对包括第一闪存单元和第二闪存单元的闪存系统的逻辑状态进行编程的方法，所述方法包括擦除所述第一闪存单元和所述第二闪存单元；从所述第一闪存单元和所述第二闪存单元中选择一个闪存单元；向选择的闪存单元的控制栅极施加。
18、字线电压；并且生成选择的闪存单元的源极区域与漏极区域之间的电势差以对所述闪存系统的逻辑状态进行编程；其中所述逻辑状态与所述第一闪存单元和所述第二闪存单元关联；如果选择的闪存单元是所述第一闪存单元，则所述逻辑状态是第一状态；如果选择的闪存单元是所述第二闪存单元，则所述逻辑状态是第二状态。0029优选的，所述第一和第二闪存单元结构相同。0030与现有技术相比，本发明具有以下优点对比常规技术，本技术提供一种依赖于常规技术的易用处理技术。提供了一种在P/E循环方面提供改进耐久性的差分闪存设计和使用方法。延长了半导体电路工作的时间段而避免出现失效现象，提高半导体电路的器件可靠性和性能。提供一种更改在差分。
19、单元设计内施加的读取电压的方法，该方法可以优化快速读回或者低功率节省。附图说明0031图1是常规闪存单元的读出机制的简化图；0032图2是本发明一个实施例的用于常规闪存单元的单元擦除和编程状态的VT分布的示例图；0033图3是本发明一个实施例的差分闪存系统的简化示例图；0034图4是根据本发明一个实施例的用于差分闪存系统的读取机制的简化示例的处理流程；0035图5是根据本发明一个实施例的用于差分闪存系统的编程机制的简化示例的处理流程。具体实施方式0036由于闪存的非易失性和鲁棒性，闪存已经变得越来越多地在电子设备内用作存储介质。闪存通常在称为“单元”的浮动栅极晶体管的阵列中存储信息，其中各单元。
20、通常存储一位信息。然而，在闪存的设计和处理开发中特别重要的一个特征是它的耐久性，具体地说是闪存单元在正常操作中可以工作多久。例如，可以通过存储器单元状态可以经历并且仍然被正确读出的最多编程/擦除P/E循环来表征闪存单元的耐久性。但是，随着利用高电压编程和擦除命令来更改闪存单元内容，存在于分裂栅极之间的隧道氧化物随着编程/擦除循环而逐渐地退化。结果是单元的两个状态“编程”和“擦除”随着读取窗逐渐地变窄而变得更难以区分。0037现有的一种提高闪存单元耐久性的普遍方法是在闪存器件的初始制造期间通过说明书CN102024496ACN102024510A4/8页8连续的工艺改进来提供质量更佳的氧化物；或。
21、者是修改闪存单元的设计以及用来写入单元和从单元擦除数据的编程/擦除机制。0038而现有的闪存单元是单个单元的架构，其中每位数据存储于单个单元内。将表示单元正存储数据的单元的单元状态读出为字线电压与单元阈值电压之差。例如，图1是示出了常规闪存单元的读出机制的简化图。在闪存系统10内，因为控制栅极2和浮动栅极6均被利用，闪存单元3采用分裂栅极结构。薄氧化物层4将控制栅极2和浮动栅极6相互分离。源极14和漏极16的区域位于闪存单元的侧部上。经过字线12向闪存单元输入栅极电压VG。在一种常规操作方法中，在编程循环期间向控制栅极2施加正的高电压。这使电子以隧穿过围绕浮动栅极6的氧化物并且变为在薄氧化物层。
22、4内被俘获。氧化物层4内的俘获电荷更改闪存单元3的阈值电压，并且阈值电压内的差值可以被感测和转换成二进制输出。为了擦除存储在存储器单元3上的数据以便为重新编程做预备，在浮动栅极6与控制栅极2之间产生大的电压差，并且从氧化物层4去除电子。0039闪存系统10还包括经过位线18连接到闪存单元3的比较器24。比较器24接收参考电平22以及经过位线18的输出，以便输出闪存单元10内存储的值作为数字输出24。经过位线18接收的输出可以是依赖于单元的阈值电压VT的电流，该电流通过存在于浮动栅极附近的氧化物层4中的电子数目来控制。0040然而，由于单元在闪存器件内的空间分布从而可能在存储器阵列内出现阈值电压。
23、的变化。即使当相邻单元的阈值电压VT之中具有很小变化时，在编程状态和擦除状态中仍然可能出现多于400MV的变化。结果可能需要更宽的电压范围以进一步区分用来在闪存单元的阵列内对“0”和“1”进行编程的电压。对于擦除单元，通常需要阈值电压以上约500MV的字线电压，对于编程单元，通常需要阈值电压以下约500MV的字线电压。为了恰当地区分两个状态“1”和“0”，两个状态的阈值电压应当被分离至少1000MV以清楚地识别“通”和“断”状态。当擦除单元与编程单元之间的电压窗变得少于最小窗时，感测电路失效。0041为此，本发明的发明人经过大量的创造性劳动，提出一种闪存系统，包括第一闪存单元，所述第一闪存单元。
24、包括第一控制栅极，所述第一控制栅极连接到第一字线；第一浮动栅极；第一氧化物层，将所述第一控制栅极与所述第一浮动栅极分离；第一源极区域；以及第一漏极区域，所述第一漏极区域连接到第一位线；第二闪存单元，所述第二闪存单元包括第二控制栅极，所述第二控制栅极连接到第二字线，所述第二字线与所述第一字线相同；第二浮动栅极；第二氧化物层，将所述第二控制栅极与所述第二浮动栅极分离；第二源极区域；以及第二漏极区域，所述第二漏极区域连接到第二位线；比较器，连接到所述第一位线和所述第二位线并且配置成经过所述第一位线从所述第一闪存单元接收第一输入信号；经过所述第二位线从所述第二闪存单元接收第二输入信号；处理与所述第一输。
25、入信号和所述第二输入信号关联的信息；并且至少基于与所述第一输入信号和所述第二输入信号有关的信息来确定与所述第一闪存单元和所述第二闪存单元关联的逻辑状态。0042优选的，所述比较器配置成处理与所述第一输入信号和所述第二输入信号关联的信息包括比较所述第一输入信号和所述第二输入信号。0043优选的，所述比较器配置成至少基于与所述第一输入信号和所述第二输入信号说明书CN102024496ACN102024510A5/8页9有关的信息来确定与所述第一闪存单元和所述第二闪存单元关联的逻辑状态包括0044如果所述第一输入信号的量值高于所述第一输入信号，则确定所述逻辑状态为第一状态；0045如果所述第二输入信。
26、号的量值高于所述第一输入信号，则确定所述逻辑状态为第二状态。0046优选的，所述第一输入信号和所述第二输入信号中的每个输入信号在电流域内。0047优选的，所述第一输入信号和所述第二输入信号中的每个输入信号在电压域内。0048优选的，所述第一状态由逻辑“1”代表。0049优选的，所述第二状态由逻辑“0”代表。0050优选的，所述第一闪存单元和所述第二闪存单元互补。0051优选的，所述逻辑状态通过对所述第一闪存单元进行编程和擦除所述第二闪存单元而存储于闪存系统内。0052优选的，所述输入信号依赖于所述闪存单元的阈值电压。0053优选的，所述第一与第二闪存单元之间的阈值电压差少于或者等于100MV。。
27、0054优选的，用于所述闪存系统的读取电压窗口少于或者等于100MV。0055本发明还提出一种从包括第一闪存单元和第二闪存单元的闪存系统读取逻辑状态的方法，所述方法包括向所述第一闪存单元的第一控制栅极和向所述第二闪存单元的第二控制栅极施加字线电压；在所述第一闪存单元的第一源极区域与第一漏极区域之间施加第一电压；在所述第二闪存单元的第二源极区域与第二漏极区域之间施加第二电压；响应于所述第一电压从所述第一闪存单元接收第一电流；响应于所述第二电压从所述第二闪存单元接收第二电流；处理与所述第一电流和所述第二电流关联的信息；并且至少基于与所述第一电流和所述第二电流有关的信息来确定与所述第一闪存单元和所述。
28、第二闪存单元关联的逻辑状态。0056优选的，所述字线电压大于未编程闪存单元的阈值电压并且少于编程闪存单元的阈值电压。0057优选的，所述第一与第二闪存单元之间的阈值电压差等于或者少于100MV。0058优选的，可以增加所述字线电压以允许更快读回所述第一和第二闪存单元内存储的逻辑状态。0059优选的，可以减少所述字线电压以允许在从闪存系统读取逻辑状态期间增加功率节省。0060优选的，所述第一和第二闪存单元结构相同。0061本发明还提出一种对包括第一闪存单元和第二闪存单元的闪存系统的逻辑状态进行编程的方法，所述方法包括擦除所述第一闪存单元和所述第二闪存单元；从所述第一闪存单元和所述第二闪存单元中选。
29、择一个闪存单元；向选择的闪存单元的控制栅极施加字线电压；并且生成选择的闪存单元的源极区域与漏极区域之间的电势差以对所述闪存系统的逻辑状态进行编程；其中所述逻辑状态与所述第一闪存单元和所述第二闪存单元关联；如果选择的闪存单元是所述第一闪存单元，则所述逻辑状态是第一状态；说明书CN102024496ACN102024510A6/8页10如果选择的闪存单元是所述第二闪存单元，则所述逻辑状态是第二状态。0062优选的，所述第一和第二闪存单元结构相同。0063图2是示出了根据本发明一个实施例的用于常规闪存单元的单元擦除和编程状态的VT分布的示例图。这些图仅为例子，而不应对这里的权利要求范围不适当地进行限。
30、制。本领域普通技术人员将认识到许多变化、替换和修改。例如，示出了示例闪存单元在循环之前的VT分布30以便与同一单元在P/E循环之后的VT分布34进行比较。闪存单元饱和时的电压VT影响有多少电流通过单元并且是单元内容的重要指标。在循环之前的VT分布30的读取窗32在某一数目的P/E循环之后逐渐地缩减至更小读取窗36。此外，如在VT分布34中可见，VT分布30在P/E循环之后逐渐地转变为成功编程/擦除的概率更少。结果，在P/E循环之后的VT分布和朝着中心的漂移是在闪存老化并且经历大量P/E循环之后可能出现读取困难的两个主要原因。0064图3是示出了根据本发明一个实施例的差分闪存系统的简化示例图。这。
31、些图仅为例子，而不应对这里的权利要求范围不适当地进行限制。本领域普通技术人员将认识到许多变化、替换和修改。闪存系统50包括比较器76以及可以视为单个差分存储器单元74的闪存单元A和B。例如，闪存单元A和B可以为互补。在另一例子中，闪存单元A和B可以彼此相同。在又一例子中，闪存单元A和B可以互补而又彼此不同。类似于图1，单元A和B利用分裂栅极结构，其中控制栅极52、62和浮动栅极56、66均被利用。薄氧化物层54、64将控制栅极52、62和浮动栅极56、66相互分离。源极58、68和漏极60、70的区域位于闪存单元的侧部上。经过字线72向两个闪存单元输入栅极电压VG。闪存单元A和B经过位线80、。
32、82连接到比较器76。比较器76经过位线80、82从闪存单元A和B接收电流以输出闪存单元A和B内存储的值作为数字输出78。尽管将信号描述为在电流域内传输，但是经过位线80、82传输的信号也可以在电压域内。当然，可以有其它变化、修改和替换。0065在对闪存单元之一进行编程之前，两个单元A和B均被擦除为中性状态。依赖于哪个状态“0”或者“1”应当存储于闪存单元A和B内，将它们中的一个闪存单元编程为VT。例如，在应当存储“1”时，仅对A进行编程而将单元B维持于擦除状态中。反言之，在应当存储“0”时，仅对B进行编程而将单元A维持于擦除状态中。当然，可以有其它变化、修改和替换。0066除了修改的闪存单元。
33、设计之外，闪存系统50利用不同方法来读取和存储数据。在如图1中所示常规单个单元的设计中，在编程/擦除之后按照参考电平与单元阈值电压电平VT之差来识别不同状态。必须设置参考电平以允许读取编程单元的最低VT和擦除单元的最高VT。此外，参考电平本身可以具有在其值以内的固有变化量。由于这两种原因，必须使用恒定的裕度以便恰当的工作。作为一个典型例子，将用于编程和擦除这两个状态的裕度组合的读取窗应当至少为1000MV以允许正确读取单元内容。作为比较，在差分单元设计内，仅按照两个单元之间的阈值电压差来区分编程状态和擦除状态，并且消除任何对外部参考电平的依赖。另外，读出电路未示出无需通过允许裕度来考虑许多单元。
34、的VT分布内的变化。通过使用比较器76，可以容易地检测100MV的电压差，这允许将读取窗的大小减少至100MV水平而又仍然允许闪存系统50正确地读取。由于将可工作的读取窗从1000MV降低至100MV，所以极大地增加可允许的P/E循环次数和说明书CN102024496ACN102024510A7/8页11单元的耐久性。当然，可以有其它变化、修改和替换。0067图4是根据本发明一个实施例的用于差分闪存系统的读取机制的简化示例处理流程。处理流程100包括向闪存单元的控制栅极施加字线电压的处理102、向闪存单元的源极和漏极区域之间施加电压的处理104、将差分电流从闪存单元的漏极区域发送到比较器的处理。
35、106和基于差分电流来确定闪存单元内存储的逻辑状态的处理108。此图仅为例子，而不应对这里的权利要求范围不适当地进行限制。本领域普通技术人员将认识到许多变化、替换和修改。0068为了读取差分闪存单元内存储的逻辑状态，首先在处理102中向闪存单元的控制栅极施加电压。例如，施加的电压可以大于未编程单元的阈值电压、但是少于编程单元的阈值电压。当闪存单元均连接到相同字线72时，施加的栅极电压可以对两个闪存单元A和B是相同的。然后在处理104中在闪存单元A和B的源极与漏极区域之间施加第二电压。依赖于闪存单元A还是闪存单元B被编程为逻辑状态，通过闪存单元的电流量可以改变。在闪存单元A和B的源极与漏极区域之。
36、间施加的第二电压可以在单元A与B之间相同或者也可以不相同。来自两个闪存单元A和B的所得电流经过位线80、82从闪存单元的漏极区域发送到比较器76。比较器76工作用以在处理108中检测两个单元之间的电流差并且确定闪存单元内存储的逻辑状态。可以通过首先处理与第一电流和第二电流关联的信息并且至少基于与第一电流和第二电流有关的信息确定与第一闪存单元和第二闪存单元关联的逻辑状态来检测差值。例如，由于在任何给定时间仅对单元之一进行编程，所以可以容易地检测电流差。当然，可以有其它变化、修改和替换。0069图5是根据本发明一个实施例的用于差分闪存系统的编程机制的简化示例处理流程。处理流程200包括用于擦除两个。
37、闪存单元的处理201、用于选择闪存单元中的一个闪存单元以便编程的处理202、用于向待编程的闪存单元的控制栅极施加字线电压的处理204、用于在待编程的闪存单元的源极与漏极区域之间产生电势差的处理206和用于在编程的闪存单元的浮动栅极上存储电子的处理208。此图仅为例子，而不应对这里的权利要求范围不适当地进行限制。本领域普通技术人员将认识到许多变化、替换和修改。0070在处理201中擦除两个闪存单元。这是在对单元进行编程之前进行的。在处理202中，根据所需逻辑状态来选择闪存单元中的一个闪存单元以便进行编程。选择闪存单元中的哪个闪存单元进行编程依赖于所用具体实施。在处理204中，向在处理202中选择。
38、的单元的控制栅极施加字线电压。然后在处理206中，生成在待编程的闪存单元的源极与漏极区域之间的电势差。如果具有足够能量，则电子可以越过氧化物区域跳跃到浮动栅极中以存储于将浮动栅极与控制栅极分离的薄氧化物层中。结果是电子变为存储于控制栅极与浮动栅极之间的氧化物层中从而导致增加编程的闪存单元的阈值电压。由存储的电子产生的单元阈值电压的改变使单元变为被编程。例如，第一逻辑状态可以与两个闪存单元关联。例如，如果所选闪存单元是在这一处理期间编程的第一闪存单元，则闪存系统的逻辑状态可以在第一逻辑状态。如果所选存储器单元是在这一处理期间编程的第二闪存单元，则闪存系统的逻辑状态可以在第二逻辑状态。在一个具体实。
39、施例中，可以通过让单元之一被选择用于编程而另一单元未被编程来代表闪存系统内所代表的两个逻辑状态。例如，可以通过让第一闪存单元被编程而使第二闪存单元留在较说明书CN102024496ACN102024510A8/8页12低阈值来代表第一逻辑状态，并且可以通过让第二闪存单元被编程而使第一闪存单元留在较低阈值来代表第二逻辑状态。当然，可以有其它变化、修改和替换。0071在本发明的另一实施例中，读取电压可以被最优地选择成使得接通闪存单元A和B中的一个或者多个闪存单元、但是没有高到足以使得将出现对擦除单元进行编程。例如，现在可以设置读取电压以适应两个参数增加的读取速度或者减少的功率消耗。例如，当需要增加。
40、的读取速度时，可以增加读取电压以使从差分存储器单元的读取更快。反言之，当功率消耗为优先而读取速度并非一个相当因素时，可以减少读取电压。当然，可以有其它变化、修改和替换。0072使用差分单元结构和相关的编程/读取方法可以用来极大地减轻闪存器件的耐久性问题。通过利用本发明的实施例，可以消除转变VT分布的效应并且在利用差分闪存单元来进行读取处理时读取窗可以小到数十毫伏。结果可以极大地增加差分闪存器件的寿命。一个附加益处是可以根据对应用敏感的需要来调节字线电压，这使得可以优化高的读取速度或者较低的功率消耗。0073虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。说明书CN102024496ACN102024510A1/4页13图1说明书附图CN102024496ACN102024510A2/4页14图2图3说明书附图CN102024496ACN102024510A3/4页15图4说明书附图CN102024496ACN102024510A4/4页16图5说明书附图CN102024496A。