NAND闪速存储器件及其操作方法.pdf

1.  一种对闪存单元单位进行编程的方法，其中，所述闪存单元单位具有与由串选择线SSL控制的串选择晶体管SST连接的n个存储器单元晶体管MC<0>至MC<n-1>，所述n个存储器单元晶体管MC<0>至MC<n-1>分别由n个字线WL<0>至WL<n-1>控制，所述方法包括：
向所述串选择线SSL施加第一预定电压Vcc；以及
向所述SSL施加第二预定电压(Vcc-α或者Vcc+α)，同时向所选择的字线WL<i′>施加编程电压Vpgm，以减小至少多个存储器单元晶体管的沟道电势。

2.  如权利要求1所述的方法，还包括：
在向所述SSL施加所述第二预定电压(Vcc-α或者Vcc+α)之前，向前面的字线WL<i>施加所述编程电压Vpgm，以减小存储器单元晶体管MC<i′>至MC<n-1>的局部沟道电势，其中，0≤i＜x且i′≥x。

3.  如权利要求2所述的方法，其中，所述所选择的字线WL<i′>比前面的字线WL<i>更靠近所述串选择线SSL。

4.  如权利要求1所述的方法，其中，α在大约0.1伏至大约3.0伏之间，Vcc在大约2.5伏至大约3.5伏之间，并且Vpgm在大约15伏至大约25伏之间。

5.  如权利要求1所述的方法，其中，所述第二预定电压是Vcc+α或Vcc-α中的一个。

6.  如权利要求1所述的方法，还包括在从所述第二所选择的字线WL<i′>撤掉所述编程电压之前，从所述SSL撤掉所述第二预定电压Vcc-α。

7.  如权利要求2所述的方法，还包括：
向存储器单元晶体管MC<i+1>至MC<n-1>施加通过电压Vpass，同时向所述前面的字线WL<i>施加所述编程电压Vpgm，其中，Vpgm＞Vpass＞0；以及在不同的时间，
向所述存储器单元晶体管MC<i′+1>至MC<n-1>施加所述通过电压Vpass，同时向所述所选择的字线WL<i′>施加所述编程电压V pgm。

8.  如权利要求2所述的方法，其中，所述x的值已经被存储为包括所述闪存单元单位的闪速存储器件中的建立数据。

9.  如权利要求1所述的方法，还包括：
向所述SSL和与所述SSL连接的位线BL施加所述第二预定电压Vcc-α，同时将所述所选择的字线WL<i′>编程，以减小存储器单元晶体管MC<i′>至MC<n-1>的沟道电势，其中，i′≥x。

10.  一种对闪存单元单位进行编程的方法，其中，所述闪存单元单位具有与由串选择线SSL控制的串选择晶体管SST连接的n个存储器单元晶体管MC<0>至MC<n-1>，和与所述SST连接的位线BL，所述n个存储器单元晶体管MC<0>至MC<n-1>分别由n个字线WL<0>至WL<n-1>控制，所述方法包括：
在时间t，向所述位线BL施加第一预定电压Vcc，同时对第一所选择的字线WL<i>上的第一所选择的存储器单元晶体管MC<i>进行编程，其中，0≤i＜x；以及在不同的时间t′，
向所述位线BL施加第二预定电压Vcc-α，同时对第二所选择的字线WL<i′>上的第二所选择的存储器单元晶体管MC<i′>进行编程，以减小存储器单元晶体管MC<i′>至MC<n-1>的沟道电势，其中，i′≥x。

11.  如权利要求10所述的方法，还包括：
向所述位线BL施加所述第一预定电压Vcc，同时向所述第一所选择的字线WL<i>上的所述第一所选择的存储器单元晶体管MC<i>应用步增脉冲编程(ISPP)；以及在不同的时间，
对所述ISPP循环进行计数，同时对所述第二所选择的字线WL<i′>上的所述第二所选择的存储器单元晶体管MC<i′>进行ISPP编程；以及
在所述ISPP循环计数j大于或等于y时，向所述位线BL施加所述第二预定的电压Vcc-α。

12.  如权利要求11所述的方法，还包括，其中，所述y的值已经被存储为包括所述闪存单元单位的闪速存储器件中的建立数据。

13.  一种对闪存单元单位进行编程的方法，其中，所述闪存单元单位具有与由串选择线SSL控制的串选择晶体管SST连接的n个存储器单元晶体管MC<0>至MC<n-1>，所述n个存储器单元晶体管MC<0>至MC<n-1>分别由n个字线WL<0>至WL<n-1>控制，所述方法包括：
向未被选择的字线WL<i+1>至WL<n-1>施加通过电压Vpass，同时向第一所选择的字线WL<i>施加编程电压Vpgm，其中，0≤i＜x，其中，Vpgm＞Vpass＞0；以及此后
向所述未被选择的字线WL<i′+1>至WL<n-1>中的三个的每个施加不同的第一通过电压Vpass1、第二通过电压Vpass2和第三通过电压Vpass3中的一个，同时向第二所选择的字线WL<i′>施加所述编程电压Vpgm，以减小多个存储器单元晶体管MC<i′>至MC<n-1>的沟道电势，其中，i′≥x。

14.  如权利要求13所述的方法，其中，所述第二所选择的字线WL<i′>比所述第一所选择的字线WL<i>更靠近所述串选择线SSL。

15.  如权利要求13所述的方法，其中，Vpass1＜Vpass，和Vpass3，并且将Vpass1施加到WL<i′+1>且Vpass3施加到WL<n-1>。

16.  如权利要求13所述的方法，其中，Vpass1施加到WL<n-1>且Vpass3施加到WL<i′+1>。

17.  如权利要求13所述的方法，其中，
Vpass施加到WL<i′+1>，WL<i+2和WL<i+1>，
Vpass1施加到WL<i′+1+1>，并且
Vpass3施加到WL<n-1>。

18.  一种闪速存储器件，包括：
存储块，所述存储块包括共享n个字线WL<>和串选择线SSL的m个单元单位，所述每个单元单位包括由所述SSL控制并连接到n个存储器晶体管的串选择晶体管SST，其中，所述n个存储器晶体管分别由所述n个字线WL<>来控制；以及
外围电路，所述外围电路适于向所述串选择线SSL施加第一预定电压Vcc，同时对由第一所选择的字线WL<i>控制的所述m个存储器晶体管进行编程，并且此后，向所述串选择线SSL施加第二预定电压Vcc±α，同时对由第二所选择的字线WL<i′>控制的所述m个存储器晶体管进行编程，其中，所述第二所选择的字线WL<i′>比所述第一所选择的字线WL<i>更靠近所述串选择线SSL。

19.  如权利要求18所述的器件，其中，所述存储器单元晶体管中的每个具有控制栅和浮栅。

20.  如权利要求18所述的器件，其中，所述m个单元单位被连接作为NAND闪速存储器件。

21.  一种用于计算机系统的固态存储器模块，所述模块包括：
壳体；
接口连接器，所述接口连接器在所述壳体上；
闪速存储器控制器，所述闪速存储器控制器位于所述壳体内；
权利要求18所述的闪速存储器件，权利要求18所述的闪速存储器件位于所述壳体内并电连接到所述接口连接器，在集成电路中的所述多个存储器晶体型晶体管被布置成用于数据贮存的阵列并由所述闪速存储器控制器控制。

22.  如权利要求21所述的固态存储器模块，其中，所述接口连接器是包括IDE管脚接口和电源连接器的IDE接口连接器。

23.  如权利要求21所述的固态存储器模块，其中，所述壳体具有SD卡的形式因素，并且所述接口连接器具有多电接触焊盘。

24.  如权利要求21所述的固态存储器模块，其中，所述壳体具有从由MS(记忆棒)、CF(紧凑式闪存)、SMC(智能媒体卡)、MMC(多媒体卡)、SD(安全数码卡)或XD(XD-图卡)组成的组中选择的形式因素。

25.  一种包括权利要求21所述的固态存储器模块的计算机系统。

26.  如权利要求25所述的计算机系统，其中，所述计算机系统是个人计算机(PC)、个人数字助理(PDA)、MP3播放器、数码录音机、笔型计算机、数码相机、或录影机中的一个。

27.  一种闪速存储器件，包括：
存储块，所述存储块包括共享n个字线WL<>和串选择线SSL的m个单元单位，所述每个单元单位包括由所述SSL控制并连接到位线BL和n个存储器晶体管的串选择晶体管(SST)，其中，所述n个存储器晶体管分别由所述n个字线WL<>来控制；
页缓冲电路，所述页缓冲电路适于向所述位线BL<>施加第一预定电压Vcc，同时对由第一所选择的字线WL<i>控制的所述m个存储器晶体管进行编程，并且此后，向所述位线BL<>施加预定的减小的电压Vcc-α，同时对由第二所选择的字线WL<i′>控制的所述m个存储器晶体管进行编程，其中，所述第二所选择的字线WL<i′>比所述第一所选择的字线WL<i>更靠近所述串选择线SSL。

28.  如权利要求27所述的闪速存储器件，还包括外围电路，所述外围电路包括页缓冲电路，并适于向所述串选择线(SSL)施加所述第一预定电压Vcc，同时对由所述第一所选择的字线WL<i>控制的所述m个存储器晶体管进行编程，并且此后，向所述串选择线(SSL)施加所述预定的减小的电压Vcc-α，同时对由所述第二所选择的字线WL<i′>控制的所述m个存储器晶体管进行编程。

29.  如权利要求27所述的闪速存储器件，其中，所述外围电路还包括用于对ISPP应用计数的步增脉冲编程(ISPP)循环计数器，并且所述外围电路只在所述ISPP循环计数j不小于预定的值y时，向所述位线BL<>施加所述预定的减小的电压Vcc-α，同时对由所述第二所选择的字线WL<>控制的所述m个存储器晶体管进行编程。

30.  一种闪速存储器件，包括：
存储块，所述存储块包括共享n个字线WL<>和串选择线(SSL)的m个单元单位，所述每个单元单位包括由所述SSL控制并连接到n个存储器晶体管的串选择晶体管(SST)，其中，所述n个存储器晶体管分别由所述n个字线WL<>来控制；
外围电路，所述外围电路适于向第一多个未被选择的字线WL<0>至WL<i-3>中的每个施加第一预定通过电压Vpass(1)，同时向所选择的字线WL<i>施加高于Vpass(1)的编程电压Vpgm，并适于同时地向第二多个未被选择的字线WL<i+1>至WL<n-1>施加第二预定通过电压Vpass(2)和第三预定通过电压Vpass(3)，其中，所述第二多个未被选择的字线比所述第一多个未被选择的字线更靠近所述串选择线(SSL)，其中，所述第二预定通过电压Vpass(2)小于所述第一预定通过电压Vpass(1)，并且所述第一预定通过电压Vpass(1)小于所述第三预定通过电压Vpass(3)。

31.  如权利要求30所述的闪速存储器件，其中，向WL<n-2>施加Vpass(2)，向WL<n-1>施加Vpass(3)，以及
其中，Vpass(2)小于Vpass(3)，Vpass(3)小于所述编程电压Vpgm。

32.  如权利要求30所述的闪速存储器件，其中，向WL<n-2>施加Vpass(3)，向WL<n-1>施加Vpass(2)，以及
其中，Vpass(2)小于Vpass(3)，Vpass(3)小于所述编程电压Vpgm。

33.  如权利要求30所述的器件，其中，所述存储器单元晶体管中的每个具有控制栅和浮栅。

34.  如权利要求30所述的器件，其中，所述m个单元单位被连接作为NAND闪速存储器件。

35.  如权利要求34所述的器件，其中，所述每个NAND单元单位还包括串联连接到所述n个存储器单元的接地选择晶体管(GST)。

NAND闪速存储器件及其操作方法
相关申请的交叉引用
该申请要求于2008年4月14日提交的韩国专利申请第10-2008-0034316号在35U.S.C 119下的优先权，其全部内容通过引用被合并于此。
技术领域
本发明一般涉及闪速存储器件，更具体来说，涉及一种在编程过程中将闪速存储器件中的未被选择的存储器单元晶体管偏置以减少由于热载流子效应导致的编程误差的方法。
背景技术
诸如闪速存储器件的非易失性存储器件可以设置为NOR型构造或NAND型构造，并可以被电重写入且以高集成密度形成。NAND型非易失性半导体存储器件包括多个NAND单元单位(cell unit)。通过在源和漏之间串联连接沿着列方向的多个存储器晶体管来构造每个NAND单元单位。选择栅(SG)晶体管连接到串联连接的存储器晶体管电路的每个端。
两种非易失性存储器晶体管是浮栅型存储器晶体管和浮动捕获(floating trap)(电荷捕获)型存储器晶体管。浮栅型存储器晶体管包括控制栅和导电浮栅，其中，导电浮栅通过绝缘层与衬底中形成的场效应晶体管(FET)隔离。浮栅型存储器晶体管可以通过在导电浮栅上将电荷存储为自由载流子来编程。
除了浮栅型存储器晶体管具有两个栅而不是只有一个栅之外，浮栅型存储器晶体管与标准的MOS晶体管类似。一个栅是与其它MOSFET晶体管相同的控制栅(CG)，而第二个栅是被氧化物绝缘体环绕的浮栅(FG)。因为FG被浮栅型存储器晶体管的绝缘氧化物层隔离，所以处于其上的任何电子都被捕获在那，由此来存储信息。
当电子被捕获在FG上时，它们改变(局部抵消)来自CG的电场，这样改变了单元的阈值电压(Vt)。因此，当通过将特定电压施加到控制栅(CG)上来“读取”单元时，根据单元的阈值电压(Vt)，电流将在单元的源和漏连接之间流动或不流动。电流是存在还是不存在被感测并被翻译成“1”和“0”，从而再现所存储的数据。
电荷捕获型存储器晶体管可包括形成在衬底中的场效应晶体管(FET)沟道和栅电极之间的非导电电荷贮存层。浮动捕获型存储器晶体管可以通过将电荷存储在非导电电荷贮存层中的陷阱(trap)中被编程。
当正电压施加到栅电极上时，电子隧穿穿过隧穿绝缘层20从而变成被捕获在电荷贮存层中。随着电子积累在电荷贮存层中，存储器晶体管的阈值电压增大，并且存储器晶体管变成被编程。当负电压施加到栅电极时，被捕获的电子穿过隧穿绝缘层释放至半导体衬底。同时，空穴变成被隧穿绝缘层捕获，存储器晶体管的阈值电压减小，并且存储器晶体管被擦除。
典型地，NAND闪速存储器串(string)与其它串通过浅沟槽隔离(STI)而被隔离开，以防止相邻的半导体器件组件之间的电流泄漏。NAND存储器串包括三种晶体管：存储器晶体管型晶体管(memorytransistor transistors)(实现非易失性数据贮存)；串选择晶体管SST；以及接地选择晶体管GST。典型地，在NAND闪速存储器件中，串选择晶体管和接地选择晶体管(SSL和GSL)位于NAND串的端部，并用于在编程、擦除和读取操作中选择NAND串。
沿着行方向布置的成组的NAND单元单位(NAND串)被称作NAND单元块(存储块，MB)。布置在相同行的选择晶体管SST和GST的栅公共地连接到选择栅线中对应的一个，并且布置在相同行的存储器晶体管的控制栅公共地连接到控制栅线中对应的一个。如果n个存储器晶体管在NAND单元单位中串联连接，则包含在一个NAND单元单位中的存储器晶体管的控制栅线(字线WL<>)的数量也是n。
当对数据进行编程时，首先，同时擦除存储在整个存储块(MB)中的存储器贮存单元的所有存储器晶体管中存储的所有数据项。通过将所选择的存储块中的存储器晶体管的所有控制栅线(字线)设置成低电压Vss(例如，0V)，并将高的正电压Vera(擦除电压，例如，20V)施加到p型阱区，来执行擦除处理，其中，在p型阱区中，存储器单元阵列被形成为将浮栅中的电子释放到沟道区。结果，在整个存储块中存储器贮存单元的所有存储器晶体管中存储的所有数据项全被设置成“1”数据。可以同时擦除多个或所有的存储块。
在上述的数据同时擦除步骤之后，对与所选择的控制栅线连接的多个存储器晶体管同时进行数据编程程序。通常地，将待被编程到与所选择的控制栅线连接的存储器晶体管中的二进制数据的单位定义为数据的一“页(page)”。在其中数据被编程到存储块中的存储器晶体管(页)中的“页”顺序，基于在其中以随机顺序将数据编程(随机编程处理)的系统，或者基于在其中将数据沿着一个方向顺序编程(顺序编程处理)的系统。通常地，在顺序编程处理的过程中，数据从源侧存储器晶体管依次地在顺序页中被编程。
如果与编程处理同时地将高的正电压Vpgm(编程电压，例如，20V)施加到所选择的控制栅线，则在“0”数据的情况下电子从存储器晶体管的沟道注入到浮栅中。这就是所谓的“0”编程或“0”写入。在该情况下，在“1”数据的情况下禁止电子的注入(所谓的编程禁止、“1”编程或“1”写入)。由此，在将随机数据写入到一页的存储器晶体管的同时，同时地执行两种类型的数据编程操作，并必须根据其编程数据来控制每个存储器晶体管的沟道电压。例如，在“0”数据的情况下，沟道电压被保持为低，以便于在编程电压Vpgm施加到控制栅时，向在浮栅下的栅绝缘膜施加强的电场。在“1”数据的情况下，沟道电压被升压，以使得弱的电场施加到栅绝缘膜，并禁止电子注入到浮栅中。如果沟道电压被不充分地升压，则电子被注入使得将经历“1”编程处理的存储器晶体管的阈值电压将发生变化。这种现象被称作“错误编程”或者“写入误差”。因此，为了实现NAND型闪存EEPROM的编程操作，必须将由于错误编程导致的阈值电压变化抑制在特定的范围内，以不造成错误操作。
已知各种类型的NAND沟道电压控制方法。自举(self-boost)(SB)编程方法普遍用于在“1”数据编程情况下将NAND单元单位的所有沟道区设置为电浮动状态，并通过利用与控制栅的电容耦合将沟道电压升压。在第11期(1995)第30卷的IEEE Journal of Solid-stateCircuits中的第1149～1156页描述了由K.D.Suh等人所著的自举编程方法。
在美国专利第5715194号和第6930921号中描述了另一自举系统，即局部自举系统(LSB)。局部自举系统(LSB)是用于从公共源线CSL侧的控制栅线(字线)(例如，字线WL<xx>)开始，顺序将数据编程的顺序编程方法。局部自举(LSB)系统将把所选择的存储器晶体管(WL<i>)两侧的存储器晶体管设置成截止状态，以便于只将所选择的存储器晶体管(WL<i>)的沟道和扩散层(升压区)与剩余的存储器晶体管电隔离，从而将以上区域设置成电浮动状态并将其电压升压。
擦除区自举(EASB)系统是另一个自举系统。在日本专利申请未审公开第10-283788号中描述了擦除区自举系统。EASB系统基于从如之前描述的公共源线CSL侧上的控制栅线开始的顺序编程数据。低电压Vcutoff施加到与所选择的存储器单元晶体管的公共源线CSL侧相邻并位于其上的存储器单元晶体管的控制栅线(字线)，以使存储器单元晶体管截止。编程电压Vpgm施加到所选择的存储器单元晶体管的控制栅线(WL<i>)，并且中间电压Vpass施加到未被选择的其他控制栅线。
对于被编程的存储器单元的阈值电压分布的更精确控制，经常使用步增脉冲编程(incremental step pulse programming)(ISPP)模式。在应用ISPP模式的情况下，施加到字线的编程电压在重复编程周期的循环过程中逐步地上升。编程电压以预定的步增量(ΔV)增加，其中，预定的步增量也被称作“上升速率”。在编程序列中，被编程的单元的单元阈值电压以预定用于每个编程循环的速率增加。在名为“Non-Volatile Semiconductor Memory and Programming Method of theSame”的美国专利第6,266,270号中公开了通过ISPP模式的方式对非易失性存储器器件进行编程。每个编程循环通常被划分为编程时间段和编程检验时间段。在编程时间段内，在给定的偏置条件下对存储器单元进行编程。在编程检验时间段内，检验被编程的存储器单元，看它们是否达到目标阈值电压的条件。将编程循环重复预定数量的次数，直到所有的存储器单元被以目标阈值电压来完全地编程。除了读取的数据没有被输出到器件的外部之外，编程检验操作与读取操作类似。
发明内容
本发明的一方面提供了一种对闪存单元单位进行编程的方法，其中，所述闪存单元单位具有与由串选择线SSL控制的串选择晶体管SST连接的n个存储器单元晶体管MC<0>至MC<n-1>，其中，所述n个存储器单元晶体管MC<0>至MC<n-1>分别由n个字线WL<0>至WL<n-1>控制，所述方法包括：向所述串选择线SSL施加第一预定电压Vcc；以及向所述SSL施加第二预定电压(Vcc-α或者Vcc+α)，同时向所选择的字线WL<i′>施加编程电压Vpgm，以减小至少多个存储器单元晶体管的沟道电势。
在本发明的一些实施例中，所述方法还包括：向所述串选择线SSL施加第一预定电压Vcc，同时向所述第一所选择的字线WL<i>施加编程电压Vpgm，其中，0≤i＜x；在不同的(例如，随后的)时间，向所述串选择线SSL施加所述第二预定电压(Vcc-α或Vcc+α)，同时向所述第二所选择的字线WL<i′>施加所述编程电压Vpgm，以减小存储器单元晶体管MC<i′>至MC<n-1>的局部沟道电势，其中，i′≥x，其中，所述第二所选择的字线WL<i′>比所述第一所选择的字线WL<i>更靠近所述串选择线SSL。
在各种实施例中，施加到所述串选择线(SSL)的所述第二预定电压是Vcc-α，α在大约0.1伏至大约3.0伏之间，Vcc在大约2.5伏至大约3.5伏之间，Vpass在大约8伏至大约10伏之间，并且Vpgm在大约15伏至大约20伏之间。
本发明的另一方面提供了一种对闪存单元单位进行编程的方法，其中，所述闪存单元单位具有与由串选择线SSL控制的串选择晶体管SST连接的n个存储器单元晶体管MC<0>至MC<n-1>，其中，所述n个存储器单元晶体管MC<0>至MC<n-1>分别由n个字线WL<0>至WL<n-1>控制。所述方法包括：在时间t，向所述位线BL施加第一预定电压Vcc，同时将第一所选择的字线WL<i>上的第一所选择的存储器单元晶体管MC<i>编程，其中，0≤i＜x；以及在不同的时间，向所述位线BL施加第二预定电压Vcc-α，同时将第二所选择的字线WL<i′>上的第二所选择的存储器单元晶体管MC<i′>编程，以减小存储器单元晶体管MC<i′>至MC<n-1>的局部沟道电势，其中，i′≥x，其中，所述第二所选择的字线WL<i′>比所述第一所选择的字线WL<i>更靠近所述串选择线SSL。
所述方法的一些实施例还包括：向所述位线BL施加第一预定电压Vcc，同时向所述第一所选择的字线WL<i>上的所述第一所选择的存储器单元晶体管MC<i>应用步增脉冲编程(ISPP)，其中，0≤i＜x；以及在不同的时间，对所述步增脉冲编程(ISPP)循环进行计数，同时对第二所选择的字线WL<i′>上的第二所选择的存储器单元晶体管MC<i′>进行ISPP编程，其中，i′≥x；以及只在ISPP循环计数j大于或等于y时，向所述位线BL施加所述第二预定电压Vcc-α，以减小存储器单元晶体管MC<i′>至MC<n-1>的局部沟道电势，同时对所述第二所选择的字线WL<i′>上的第二所选择的存储器单元晶体管MC<i′>进行ISPP编程，其中，i′≥x。
本发明的可选实施例可以使超过两个的局部沟道(Ch1、Ch2、Ch3...)的相邻的沟道电压大致相等。
本发明的另一方面提供了一种对闪存单元单位进行编程的方法，其中，所述闪存单元单位具有与由串选择线SSL控制的串选择晶体管SST连接的n个存储器单元晶体管MC<0>至MC<n-1>，其中，所述n个存储器单元晶体管MC<0>至MC<n-1>分别由n个字线WL<0>至WL<n-1>控制。所述方法包括：向未被选择的字线WL<i+1>至WL<n-1>施加通过电压Vpass，同时向所述第一所选择的字线WL<i>施加编程电压Vpgm，其中，0≤i＜x，其中，Vpgm＞Vpass＞0；此后，向所述未选择的字线WL<i′+1>至WL<n-1>中的三个的每个施加不同的第一通过电压Vpass1、第二通过电压Vpass2和第三通过电压Vpass3中的一个，同时向第二所选择的字线WL<i′>施加所述编程电压Vpgm，以减小存储器单元晶体管MC<i′>至MC<n-1>的局部沟道电势，其中，i≥x，其中，所述第二所选择的字线WL<i′>比所述第一所选择的字线WL<i>更靠近所述串选择线SSL。
在一些示例性实施例中，Vpass1＜Vpass且Vpass3＞Vpass。在一些示例性实施例中，Vpass1施加到WL<i′+1>且Vpass3施加到WL<n-1>。在一些示例实施例中，Vpass1施加到WL<n-1>且Vpass3施加到WL<i′+1>。在一些示例性实施例中，Vpass施加到WL<i′+1>，WL<i+2和WL<i+1>，而Vpass1施加到WL<i′+1+1>，Vpass3施加到WL<n-1>。
本发明的另一方面提供了一种闪速存储器件，所述闪速存储器件包括：存储块，所述存储块包括共享n个字线WL<>和串选择线(SSL)的m个NAND单元单位，每个NAND单元单位包括由所述SSL控制并串联连接在位线BL<>和n个存储器晶体管的之间的串选择晶体管SST，其中，所述n个存储器晶体管分别由n个字线WL<>来控制；以及外围电路，所述外围电路适于向所述串选择线(SSL)施加第一预定电压Vcc，同时对由第一所选择的字线WL<i>控制的m个存储器晶体管进行编程，此后，在向所述串选择线(SSL)施加第二预定电压Vcc±α的同时，对由第二所选择的字线WL<i′>控制的m个存储器晶体管进行编程，其中，所述第二所选择的字线WL<i′>比所述第一所选择的字线WL<i>更靠近所述串选择线(SSL)。
所述存储器晶体管可以形成为除了控制栅之外还均具有浮栅的存储器晶体管。可选择地，所述存储器晶体管可以形成为电荷捕获型存储器晶体管。
本发明的另一方面提供了一种用于计算机系统的固态存储器模块，所述模块包括：壳体；接口连接器，其在所述壳体上；闪速存储器控制器，其位于所述壳体内；根据本发明的示例性实施例的权利要求所述的闪速存储器件，其位于所述壳体内，并电连接到所述接口连接器，其中，在集成电路中的所述多个存储器晶体型晶体管被布置成用于数据贮存的阵列，并由所述闪速存储器控制器控制。所述接口连接器可以是包括四十个IDE管脚接口和电源连接器的IDE接口连接器，或者所述壳体可以具有SD卡的形式因素，并且所述接口连接器具有八个电接触焊盘。可选择地，所述壳体可以具有从由MS(记忆棒)、CF(紧凑式闪存卡)、SMC(智能媒体卡)、MMC(多媒体卡)、SD(安全数码卡)或XD(XD-图卡)中任意一个的形式因素。
本发明的另一方面提供了一种包括固态存储器模块的计算机系统。所述计算机系统可以是个人计算机(PC)、个人数字助理(PDA)、MP3播放器、数码录音机、笔型计算机(pen-shaped computer)、数码相机或者录影机。
本发明的另一方面提供了一种闪速存储器件，所述闪速存储器件包括：存储块，所述存储块包括共享n个字线WL<>和串选择线(SSL)的m个NAND单元单位，每个NAND单元单位包括由所述SSL控制并串联连接在位线BL<>和n个存储器晶体管之间的串选择晶体管(SST)，其中，所述n个存储器晶体管分别由n个字线WL<>来控制；以及页缓冲电路，所述页缓冲电路适于向位线BL<>施加第一预定电压Vcc，同时对由第一所选择的字线WL<i>控制的所述m个存储器晶体管进行编程，此后，在向所述位线BL<>施加预定的减小的电压Vcc-α的同时，对由第二所选择的字线WL<i′>控制的所述m个存储器晶体管进行编程，其中，所述第二所选择的字线WL<i′>比所述第一所选择的字线WL<i>更靠近所述串选择线(SSL)。
所述闪速存储器件还可包括外围电路，所述外围电路包括页缓冲电路，并适于向所述串选择线(SSL)施加所述第一预定电压Vcc，同时对由所述第一所选择的字线WL<i>控制的所述m个存储器晶体管进行编程，此后，向所述串选择线(SSL)施加所述预定的减小的电压Vcc-α，同时对由所述第二所选择的字线WL<i′>控制的所述m个存储器晶体管进行编程。所述外围电路还可包括步增脉冲编程(ISPP)循环计数器，并且只在ISPP循环计数j不小于预定的值y时，所述外围电路可以向位线BL<>施加所述预定的减小的电压Vcc-α，同时对由所述第二所选择的字线WL<>控制的所述m个存储器晶体管进行编程。
本发明的另一方面提供了一种闪速存储器件，所述闪速存储器件包括：存储块，所述存储块包括共享n个字线WL<>和串选择线(SSL)的m个NAND单元单位，每个NAND单元单位包括由所述SSL控制，并串联连接在位线BL<>和n个存储器晶体管之间的串选择晶体管(SST)，其中，所述n个存储器晶体管分别由n个字线WL<>来控制；以及外围电路，所述外围电路适于向第一多个未被选择的字线(WL<0>至WL<i-3>)中的每个施加第一预定通过电压Vpass(1)，同时向所选择的字线WL<i>施加高于Vpass(1)的编程电压Vpgm，并且适于同时地向第二多个未被选择的字线(WL<i+1>至WL<n-1>)施加第二预定通过电压Vpass(2)和第三预定通过电压Vpass(3)，其中，所述第二多个未被选择的字线比所述第一多个未被选择的字线更靠近所述串选择线(SSL)，其中，所述第二预定通过电压Vpass(2)小于所述第一预定通过电压Vpass(1)，并且所述第一预定通过电压Vpass(1)小于所述第三预定通过电压Vpass(3)。
附图说明
通过结合附图考虑的下面的详细描述，对于本领域的技术人员，本发明的示例性实施例的以上和其它特征将变得容易清楚，其中，在整个申请和一些附图中，相同的标号通常指示相同或相似的元件，其中：
图1是根据本发明的各种示例性实施例的在使相邻的沟道电势Vch1和Vch2大致相等的存储器器件(分别为图2中的100、图6中的200、图10中的300、图13中的400和图17中的500)中的集成电路中形成的浮栅型NAND单元单位131的侧面剖视图；
图2是根据本发明的第一示例性实施例的、包括适于使图2的NAND单元单位131中相邻的沟道电势Vch1和Vch2相等的外围电路110、120、140、150和160的闪速存储器件100的框图；
图3是图2的NAND单元单位131的组合电路图以及在图2的闪速存储器件100中的施加到其中的偏压的表格；
图4是示出了施加图3的Vcc+a偏压，以及图2的NAND单元单位131中相邻的沟道电势Vch1和Vch2产生的相等化的时序图；
图5是示出了施加图3的Vcc-a偏压，以及图2的NAND单元单位131中相邻的沟道电势Vch1和Vch2产生的大致相等化的时序图；
图6是包括适于使图2的NAND单元单位131中的相邻的沟道电势Vch1和Vch2大致相等的外围电路110、120、240、250和160的闪速存储器件200的框图；
图7A和图7B是实现图6的闪速存储器件200中的页缓冲电路240的电路的框图；
图8是图6的NAND单元单位131的组合电路图示，以及图6的闪速存储器件中施加到其中的偏压的表格；
图9是示出了将Vcc-a偏压施加到如图8所示的位线和/或串选择线，以及在图6的闪速存储器件200中的NAND单元单位131中相邻的沟道电势Vch1和Vch2产生大致相等化的时序图；
图10是根据本发明的第三示例性实施例的包括适于使图1的NAND单元单位131中的相邻的沟道电势Vch1和Vch2大致相等的外围电路110、120、340、350和360的闪速存储器件300的框图；
图11是在图10的闪速存储器件300中的NAND单元单位131的预定页(WL<i>)的步增脉冲编程(ISPP)的过程中，选择性地减小位线电压的方法的流程图；
图12是示出了将Vcc-a偏压施加到如图10中的位线，以及在图10的闪速存储器件300中NAND单元单位131中相邻的沟道电势Vch1和Vch2产生大致相等化的时序图；
图13是根据本发明的第四示例性实施例的包括适于使图1的NAND单元单位131中的相邻的沟道电势Vch1和Vch2大致相等的外围电路110、420、140、450和160的闪速存储器件400的框图；
图14是图13的NAND单元单位131的组合电路图，以及在图13的闪速存储器件400的操作的写入(编程)模式的过程中，其中的偏压，例如施加到未被选择的字线的k个中间通过电压(pass voltage)Vpass(k)的表格；
图15A是示出了将以升压顺序的多个中间通过电压Vpass(k)施加到图13的闪速存储器件400中的NAND单元单位131中未被选择的字线WL<i+1>至WL<n-1>的时序图；
图15B是示出了将以降压顺序的多个中间通过电压Vpass(k)施加到图13的闪速存储器件400中的NAND单元单位131中未被选择的字线WL<i+1>至WL<n-1>的时序图；
图15C是示出了将传统的通过电压Vpass加上各种多个中间通过电压Vpass(k)施加到图13的闪速存储器件400中的NAND单元单位131中未被选择的字线WL<i+1>至WL<n-1>的时序图；
图16A和图16B是用于将传统的NAND闪速存储器件中形成(develope)的沟道电势Vch2(现有的)和图2、图6、图10、图13或图17的NAND闪速存储器件100、200、300、400或500中形成的沟道电势Vch2(新的)进行比较，同时对NAND单元单位131的所有页(WL<1>至WL<31>)中的1位(二进制)数据进行编程的实验获得数据的曲线图；
图17是根据本发明的第四示例性实施例的包括适于使图1的NAND单元单位131中的相邻的沟道电势Vch1和Vch2大致相等的外围电路110、420、140、450和160的闪速存储器件500的框图；
图18是在存储器件(分别为图2的100、图6的200、图10的300、图13的400或图17的500)的可选实施例中使用的集成电路中形成的电荷捕获型NAND单元单位131-2的侧面剖视图；
图19是包括根据本发明的任意实施例的闪速存储器件720(例如100、700、300、400、500)的存储卡的框图；
图20是包括根据本发明的任意实施例的闪速存储器件812(例如100、200、300、400、500)的闪速存储器系统810的计算机系统800的框图。
具体实施方式
图1是根据本发明的各种示例性实施例的在使相邻的沟道电势Vch1和Vch2大致相等的存储器器件中的集成电路中形成的浮栅型NAND单元单位131的侧面剖视图。图2是根据本发明实施例的包括外围电路的闪速存储器件的框图。
参照图1和图2，经受编程的NAND单元单位131使各种偏压Vpgm、Vpass和Vss顺序地施加到其存储器单元晶体管的控制栅10、20、30、40、50和字线WL<>。NAND单元单位131形成在闪速存储器件100(图2)中的存储器单元阵列130内的存储块(MB)和集成电路中。NAND单元单位131形成在半导体衬底100-1上。NAND单元单位131的沟道形成在选择晶体管SST和GST之间的半导体衬底100-1中。在该示例性实施例中，存储器单元晶体管MC0至MCn-1中的每个具有在半导体衬底100-1中形成的NAND单元单位131的沟道的上方形成的控制栅11、21、31、41、51和浮栅10、20、30、40、50。NAND单元单位111的沟道可以通过浅沟槽隔离(STI)(未示出)与其它相邻的NAND单元单位的沟道隔离，这样防止了相邻的半导体器件组件之间的电流泄漏。
具有第一沟道电势Vch1的第一(下)局部沟道Ch1通过具有施加到其控制栅的低电压Vcutoff(Vss，0V)的存储器单元晶体管与具有第二沟道电势Vch2的第二(上)局部沟道Ch2隔离。低压Vcutoff施加到存储器单元晶体管(例如，WL<i-2>)的控制栅线，以截止存储器单元晶体管(例如，WL<i-2>)，其中，存储器单元晶体管(例如，WL<i-2>)位于所选择的存储器单元晶体管(WL<i>)的公共源线CSL侧。作为示例，编程电压Vpgm施加到所选择的存储器单元晶体管(WL<i>)的控制栅40，并且中间电压Vpass施加到未被选择的存储器单元晶体管(WL<1>...WL<i-3>、WL<i-1>、WL<i+1>、WL<1+2>...WL<31>)的控制栅(例如，10、30、50)。
编程电压Vpgm(例如，20V)施加到所选择的存储器单元晶体管的控制栅线(WL<i>)，并且使存储器单元晶体管截止的低电压Vcutoff(例如，VSS，0V)施加到将第一局部沟道Ch1与第二局部沟道Ch2隔离(局部化)的存储器单元晶体管20的控制栅线(例如，WL<i-2>)。Vpgm和Vcutoff(Vss)之间的中间电压Vpass(例如，5V或10V)施加到未被选择的控制栅线(例如，WL<i-3>、WL<i-1>、WL<1+1>)。通过施加到对应区域内的控制栅的电压Vpgm、Vpass的电容耦合，感应出沟道电势Vch1和Vch2中的每个。具体来说，第二沟道电势Vch2通过等式1来描述特征：
[等式1]
Vch2&Proportional;qNVpass+1NVpgm]]>
其中，q是在第二沟道Ch2内具有施加到其控制栅(例如，30、50)的通过电压Vpass的存储器单元晶体管的数量；并且N是第二沟道Ch2内的存储器单元的总数。根据等式1，被编程(Vpgm)的所选择的存储器单元晶体管距离串选择线SSL越近，第二沟道Ch2内的存储器单元的总数N越小，由此，第二沟道电势Vch2变得更高。
两个区域，即，第一沟道Ch1和第二沟道Ch2的沟道电势Vch1和Vch2之间的电势差Vch2-Vch1产生了电场，并且热载流子效应(HCE)会增大，以及由于HCE导致发生软编程(soft-programming)(编程干扰)误差。由此，被编程(Vpgm)的所选择的存储器单元晶体管距离串选择线SSL越近，由于HCE导致发生的软编程(编程干扰)误差越多。当沟道电势Vch1和Vch2之间的差(Vch2-Vch1)大于V_CHE，即产生热载流子效应(HCE)的临界电压时，会出现热载流子效应(HCE)软编程(编程干扰)误差。因此，期望的是，控制沟道电势Vch1和Vch2之间的差(Vch2-Vch1)，使其与等式2中表示的条件一致。
[等式2]
Vch2-Vch1＜V_CHE
其中，V_CHE是产生热载流子效应(HCE)误差的临界电压。
根据本发明的示例性实施例，电压阿尔法(如下面进一步描述的Vcc-α、Vcc+α中的α)是足以使Vch2更接近Vch1以足够满足等式2的值。
参照图2，根据本发明的示例性实施例的闪速存储器件100包括NAND单元单位(NAND串)131的阵列130和外围电路，其中，外围电路包括电压提供器110、X(行)解码器120、页缓冲器140、控制逻辑150和数据建立(setup-data)贮存单元160。
存储器单元阵列130包括NAND单元单位、字线WL<>和m个位线BL<0>至BL<m-1>。存储器单元阵列130还包括与NAND单元单位中的串选择晶体管SST连接的m个位线BL<>(BL<0>、BL<1>...、BL<m-1>)。存储器单元阵列130包括多个(c×n×m个，其中，c是每列中NAND单元单位的数量，n是每个NAND单元单位中字线/存储器单元晶体管的数量)存储器单元晶体管MC<>。
外围电路110、120、140、150和160合作来向在NAND单元阵列130中被编程的NAND单元单位131施加偏压，这导致NAND单元单位131中的相邻的局部沟道电势Vch1和Vch2大致相等，并防止或最小化热载流子效应(HCE)软编程(编程干扰)误差。在对根据本发明的该示例性实施例的闪速存储器件100的指定字线WL<>进行每个编程操作的过程中，NAND单元单位131中的相邻的局部沟道电势Vch1和Vch2之间的电压差可以被减小成足以防止热载流子效应(HCE)软编程(编程干扰)误差。
电压提供器110包括串选择电压(Vss1)发生器111、编程电压(Vpgm)发生器112和通过电压(Vpass)发生器113。串选择电压(Vss1)发生器111适于顺序地产生诸如Vcc、Vcc+α和Vcc-α的不同的串选择电压(Vss1)，这些电压将被施加到串选择线(SSL)并施加到NAND单元单位131中的串选择晶体管SST的控制栅。
编程电压(Vpgm)发生器112和通过电压(Vpass)发生器113产生偏压，所述偏压将通过X(行)解码器120，并通过分别与阵列130中的NAND单元单位131中的所选择的存储器单元晶体管WL<i>和未被选择的存储器单元晶体管的控制栅连接的控制线(字线WL<>)来施加。
X(行)解码器120基于接收到的行地址向阵列130中的字线WL<0>至WL<n-1>和选择线SSL、GSL施加由电压提供器110产生的控制电压Vpgm、Vpass、Vss和Vss1。根据本发明的该实施例，X(行)解码器120可以根据擦除区自举(EASB)系统在编程操作的过程中向控制线提供控制电压Vpgm、Vpass、Vss和Vss1，以使得能够如上所述从NAND单元单位131的公共源线CSL侧上的第一字线WL<0>开始，对所选择字线WL<i>的数据进行顺序编程。编程电压Vpgm施加到所选择的存储器单元晶体管WL<i>的控制栅，而低电压Vcutoff(Vss)施加到存储器单元晶体管WL<i-2>的控制栅，其中，存储器单元晶体管WL<i-2>位于所选择的存储器单元晶体管WL<i>的公共源线CSL侧。中间通过电压Vpass施加到除WL<i-2>之外的其它未被选择的存储器单元晶体管。由此，在阵列130的相同的存储块中的每个NAND单元单位131中，第一(下)局部沟道Ch1形成在存储器单元晶体管WL<i-2>一侧，而第二(上)局部沟道Ch2形成在存储器单元晶体管WL<i-2>的另一侧，如图1所示。
页缓冲电路140通过m个位线BL<0>至BL<m-1>连接到存储器单元阵列130中的NAND单元单位131。页缓冲电路140将接收到的随机数据写入到m个位线BL<0>至BL<m-1>，并利用m个位线BL<0>至BL<m-1>读取存储在NAND单元单位131中的随机数据。页缓冲电路140可选择性地在写入(编程)模式的操作过程中用作写入驱动器单元，而在读取模式的操作过程中用作感应放大器。在写入(编程)模式的操作中，页缓冲电路140传统上可以向与将被禁止编程(写入“1”数据)的存储器单元晶体管连接并且与第一预定组的字线(例如，WL<0>≤WL<i>≤WL<21>，x＝22)连接的位线BL<>提供电源电压(Vcc)。在该情况下，在“1”数据的情况下，电子的注入被禁止(所谓的编程禁止，“1”编程或“1”写入)。在写入(编程)模式的操作过程中，页缓冲电路140可以向与将被编程(写入“0”数据)的存储器单元晶体管连接的位线BL<>提供接地电压(GND，0V)。由此，在将随机数据写入存储器单元晶体管的同时，根据其随机数据，页缓冲电路140控制将被编程的NAND单元单位131中的每个存储器单元晶体管的浮栅两端产生的电压。
图3示出了图2的NAND单元单位131的电路图，以及图2的闪速存储器件100的写入(编程)模式的操作过程中施加到NAND单元单位中的串选择晶体管SST的偏压(Vcc±α)的表格。
图4是示出了将图3的Vcc+α偏压施加到串选择线(SSL)，和施加到阵列130中的NAND单元单位131中串选择晶体管SST的控制栅，以及图2的NAND单元单位131中的相邻的沟道电势Vch1和Vch2产生的相等化的时序图。
图5是示出了施加根据本发明的示例性实施例的图3的Vcc-α偏压，以及图2的NAND单元单位131中的相邻的沟道电势Vch1和Vch2产生的大致相等化的时序图。
参照图3、图4和图5，根据本发明的示例性实施例，在写入(编程)模式的操作过程中，串选择电压(Vss1)发生器111产生预定的串选择电压(Vss1)，以便于将所述串选择电压(Vss1)顺序地施加到串选择线(SSL)并施加到阵列130中的NAND单元单位131中的串选择晶体管SST的控制栅。通过或者在将串选择电压(Vss1)施加到串选择线(SSL)并施加到图2的NAND单元单位131中的串选择晶体管SST的控制栅的过程中，沟道电势(电压)Vch2减小。
参照图4，在第一示例性方法中，Vcc偏压和随后的Vcc+α偏压施加到串选择线(SSL)，并施加到阵列130中的NAND单元单位131中的串选择晶体管SST的控制栅。
在预充电时间段t1～t2内，串选择线(SSL)和串选择晶体管SST的控制栅上升为电压Vcc。沟道被预充电，直到串选择晶体管SST截止(Vcc-Vth)。公共源线(CSL)和接地选择晶体管GST的控制栅上升为V_CSL，同时与所有字线WL<>连接的所有存储器单元晶体管的所有控制栅接地。因此，第一沟道的电势Vch1和第二沟道的电势Vch2都略微上升。
在预编程时间段t2～t3内，与除了字线WL<1-2>之外的所有字线WL<>连接的所有存储器单元晶体管的控制栅上升为中间通过电压Vpass。因此，第一沟道的电势Vch1和第二沟道的电势Vch2都由于与中间通过电压Vpass的电容耦合而上升。
在编程时间段t3～t4内，串选择线(SSL)和串选择晶体管SST的控制栅被脉冲上升为升压的电压Vcc+α，并且与字线WL<i>连接的存储器单元晶体管的控制栅上升为高的编程电压Vpgm。串选择晶体管SST由于增大的电压而导通，并且第二沟道的电势Vch2电连接到位线(Vcc)。因此升压的电压Vcc+α是在间隔t3～t4内施加到串选择线(SSL)，并施加到串选择晶体管SST的控制栅的脉冲，所以尽管与字线WL<i>上的高的编程电压Vpgm电容耦合，第二沟道的电势Vch2在间隔t3～t5内也没有进一步上升，结果是图2中的NAND单元单位131中的相邻的沟道电势Vch1和ch2大致相等。
参照图5，在可选的方法中，只有Vcc-α偏压施加到串选择线(SSL)，并施加到阵列130中的NAND单元单位131中的串选择晶体管SST的控制栅。
在预充电时间段t1～t2内，串选择线(SSL)和串选择晶体管SST的控制栅上升为电压Vcc-α(并一直保持到时间t5)，公共源线(CSL)和接地选择晶体管GST的控制栅上升为V_CSL，同时与所有字线WL<>连接的所有存储器单元晶体管的所有控制栅接地。因此，第一沟道的电势Vch1和第二沟道的电势Vch2都略微上升。
在预编程时间段t2～t3内，与除了字线WL<1-2>之外的所有字线WL<>连接的所有存储器单元晶体管的控制栅上升为中间通过电压Vpass。沟道被预充电，直到选择晶体管SST由于电压Vcc-Vth-α而截止。沟道的电势相对低于处于电压Vcc-Vth的串选择晶体管SST的情况。因此，第一沟道的电势Vch1和第二沟道的电势Vch2都由于与中间通过电压Vpass的电容耦合而上升。
在编程时间段t3～t4内，串选择线(SSL)和串选择晶体管SST的控制栅保持在电压Vcc-α，并且与字线WL<i>连接的存储器单元晶体管的控制栅上升为高的编程电压Vpgm。由于在预充电时间段t2～t3内的相对低的预充电电压Vcc-α，第二沟道Ch2的自举减小。因为在间隔t2～t5内电压Vcc-α施加到串选择线(SSL)，并施加到串选择晶体管SST的控制栅，所以第二沟道的电势Vch2没有像由于与字线WL<i>上的高编程电压Vpgm电容耦合而导致在时间间隔t3～t5内上升的其它可能的情况一样多，结果是图2中的NAND单元单位131中的相邻的沟道电势Vch1和Vch2大致相等。由此，沟道电势Vch1和Vch2之间的差(Vch2-Vch1)与等式2中所表示的条件一致。
再次参照图2，基于建立数据贮存单元260中存储的字线信息WL<x>，控制逻辑150控制串选择电压(Vss1)发生器111，以顺序地输出将施加到串选择线(SSL)的不同的串选择电压(Vss1)，例如，根据图4所示的第一方法来顺序地输出Vcc然后是Vcc+α，根据图5所示的可选的方法来顺序地输出Vcc然后是Vcc-α。
在写入(编程)模式的操作的过程中，在对NAND单元单位的位线/SST端接近的字线(例如，WL<22>≤WL<i>≤WL<31>；x＝22)进行编程的同时，控制逻辑150激活串选择电压(Vss1)发生器111，来顺序地向与将被编程的NAND单元单位131中的串选择晶体管SST连接的串选择线SSL输出不同的串选择电压(Vss1)，以使NAND单元单位131中的相邻的局部沟道电势Vch1和Vch2大致相等。在写入(编程)模式的操作中，在对远离NAND单元单位的位线端的字线(例如，WL<1>≤WL<i>≤WL<21>，x＝22)进行编程的过程中，控制逻辑150控制串选择电压(Vss1)发生器111，以向与将被编程的NAND单元单位131中的串选择晶体管SST连接的串选择线SSL仅仅提供完整的电源电压(Vcc)，而不是顺序地输出不同的串选择电压(Vss1)。
建立数据贮存单元160存储确认字线WL<x>(例如，x＝22)的信息，并在电源开启(power-on)的过程中或者系统初始化时将该信息x发送到控制逻辑150，其中，对于字线WL<x>，传统地会出现热载流子效应(HCE)软编程(编程干扰)误差。可以在器件测试级，对确认字线WL<x>的该信息x进行估计或者进行实验地测量，并将其存储在建立数据贮存单元160中。可选择地，该信息x可以被存储在存储器单元阵列130的特定区域(建立数据区535，如图17所示)内，并在电源开启的过程中或者在系统初始化时被拷贝到建立数据贮存单元160。
图6是根据本发明另一示例性实施例的包括适于使图1的NAND单元单位131中的相邻的局部沟道电势Vch1和Vch2大致相等的外围电路110、120、240、250和160的闪速存储器件200的框图。
参照图6，根据本发明的第二示例性实施例的闪速存储器件200包括NAND单元单位(NAND串)131的阵列130和外围电路，其中，外围电路包括电压提供器110、X(行)解码器120、页缓冲器240、控制逻辑250和建立数据贮存单元160。
外围电路110、120、240、250和160合作来向在NAND单元阵列130中被编程的NAND单元单位131施加偏压和/或位线电压，这导致NAND单元单位131中的相邻的局部沟道电势Vch1和Vch2大致相等，并防止或最小化热载流子效应(HCE)软编程(编程干扰)误差。在随根据本发明的该示例性实施例的闪速存储器件200进行某些编程操作的过程中，NAND单元单位131中的相邻的局部沟道电势Vch1和Vch2之间的电压差可以被减小成足以防止热载流子效应(HCE)软编程(编程干扰)误差。
电压提供器110可以包括与图2中的串选择电压(Vss1)发生器111相同的串选择电压(Vss1)发生器111，其适于产生作为串选择电压(Vss1)的Vcc和Vcc-α。
页缓冲电路240通过m个位线BL<0>至BL<m-1>连接到存储器单元阵列130中的NAND单元单位131。虽然页缓冲电路240具有与图2的页缓冲电路140相同的读取/写入功能，但是此外其还适于基于来自控制逻辑250的开关信号SW的状态来输出完整的位线电压Vcc或者减小的位线电压Vcc-α。在写入(编程)模式的操作中，页缓冲电路240将接收到的随机数据写入m个位线BL<0>至BL<m-1>。在对第一预定组的字线(例如，WL<0>≤WL<i>≤WL<21>)的写入(编程)模式的操作中，页缓冲电路240传统上会向与将被禁止编程(写入“1”数据)的存储器单元晶体管连接的位线BL<>提供完整的电源电压(Vcc)。在对第二预定组的字线(例如，WL<0>≤WL<i>≤WL<21>)的写入(编程)模式的操作中，页缓冲电路240会向与将被禁止编程(写入“1”数据)的存储器单元晶体管连接的位线BL<>提供减小的电源电压(Vcc-α)。由此，在将随机数据写入存储器单元晶体管的同时，根据其随机数据，页缓冲电路240控制将被编程的NAND单元单位131中每个存储器单元晶体管的浮栅两端产生的电压。
图7A和图7B是实现图6的闪速存储器件200中的页缓冲电路240的电路的框图。在对例如大于由建立数据贮存单元160所存储的内容所指示的WL<x>的字线进行编程的过程中，如果通过控制逻辑250来激活SW信号，则建立VTG驱动器244可以向页缓冲电路240的m个锁存器241、242、243...提供作为电源电压的减小的电压Vcc-α。每个锁存器241、242、243中的每个将根据存储在每个锁存器中的随机二进制数据的位，向m个位线中对应的一个输出逻辑低电压或者逻辑高电压。m个位线BL<0>至BL<m-1>中的每个可以直接连接到m个锁存器241、242、243中对应一个的输出节点，如图7b所示。在减小的电压Vcc-α是电源电压时，锁存“1”数据的锁存器241、242、243将向其连接的位线输出电源电压Vcc-α。相反，在完整的电压Vcc是电源电压时，锁存“1”数据的锁存器241、242、243将向其连接的位线输出完整的电源电压Vcc。在一些实施例中，如图7b所示，由锁存器241、242、243输出到m个位线的完整的电源电压(Vcc)会通过晶体管M0、M1...M2提供的电阻而减小(减小到Vcc-α)，其中，晶体管M0、M1...M2的电阻的阻值由来自控制逻辑250的开关信号SW来控制。
图8示出了图6的NAND单元单位131的电路图，以及图6的闪速存储器件100的写入(编程)模式的操作过程中施加到其中的偏压的表格。在图6的闪速存储器件100的写入(编程)模式的操作过程中，在等于或大于WL<x>的字线被编程的同时，电压Vcc-α可以施加到与被编程的NAND单元单位131连接的位线和/或串选择线SSL。
图9是示出了将Vcc-α偏压施加到如图8所示的位线和/或串选择线，并施加到与阵列130中的NAND单元单位131连接的串选择线(SSL)和/或位线BL<>的时序图。图9示出了图6的NAND单元单位131中相邻的沟道电势Vch1和Vch2产生的大致的相等化。
参照图8和图9，根据本发明的另一示例性实施例，在写入(编程)模式的操作中，在等于或大于WL<x>(例如，WL<22>≤WL<i>≤WL<31>，x＝22)的字线被编程的同时，串选择电压(Vss1)发生器111产生预定减小的串选择电压(Vss1)，所述串选择电压(Vss1)将被施加到串选择线(SSL)和阵列130中的NAND单元单位131中的串选择晶体管SST的控制栅。同时，页缓冲电路240向与将被禁止编程(写入“1”数据)的存储器单元晶体管连接的位线BL<>提供减小的电源电压(Vcc-α)。
通过或在将减小的串选择电压(Vss1)(Vcc-α)施加到串选择线(SSL)和/或将减小的电源电压(Vcc-α)施加到位线BL<>的过程中，第二沟道电势(电压)Vch2减小。
在预充电时间段t1～t2内，串选择线(SSL)和与将被禁止编程的存储器单元晶体管连接的位线BL<>上升为电压Vcc-α(并一直保持到时间t5)，并且公共源线(CSL)和接地选择晶体管GST的控制栅上升为VCSL，同时与所有字线WL<>连接的所有存储器单元晶体管的所有控制栅接地。因此，第一沟道的电势Vch1和第二沟道的电势Vch2都略微上升。
在编程时间段t3～t4内，与字线WL<i>连接的存储器单元晶体管的控制栅上升为高的编程电压Vpgm。因为在间隔t3～t4内，电压Vcc-α是施加到串选择线(SSL)，并施加到串选择晶体管SST的控制栅的脉冲，并且因为与将被禁止编程的存储器单元晶体管连接的位线BL<>上升为电压Vcc-α，所以第二沟道的电势Vch2没有像由于与字线WL<i>上的高编程电压Vpgm电容耦合而导致在时间间隔t3～t5内上升的其它可能的情况一样多，结果是图6中的NAND单元单位131中的相邻的沟道电势Vch1和Vch2大致相等。由此，图6中的NAND单元单位131中的沟道电势Vch1和Vch2之间的差(Vch2-Vch1)与等式2中所表示的条件一致。
图10是根据本发明的又一示例性实施例的闪速存储器件300的框图，该闪速存储器件300包括适于使NAND单元单位中的相邻的沟道电势Vch1和Vch2基本上相等的外围电路110、120、340、350和360。
参照图10，闪速存储器件300包括NAND单元单位(NAND串)131的阵列130和外围电路，其中，外围电路包括电压提供器110、X(行)解码器120、页缓冲器340、控制逻辑350和建立数据贮存单元360。外围电路110、120、340、350和360合作来向在NAND单元阵列130中被编程的NAND单元单位131施加减小的位线电压，以实现NAND单元单位131中的相邻的局部沟道电势Vch1和Vch2的大致相等，并防止或最小化热载流子效应(HCE)软编程(编程干扰)误差。在对闪速存储器件300进行某些编程操作的过程中，NAND单元单位131中的相邻的局部沟道电势Vch1和Vch2之间的电压差可以被减小成足以防止热载流子效应(HCE)软编程(编程干扰)误差。
控制逻辑350包括ISPP循环计数器355，并适于支持步增脉冲编程(ISPP)模式。在以ISPP模式进行操作的同时，在重复编程周期的循环<j>的过程中，施加到字线WL<>的编程电压Vpgm逐步地上升。以预定的步增量(ΔV)来增大编程电压Vpgm，其中，该预定的步增量(ΔV)也被称作“上升速率”。ISPP循环计数器355对每个字线WL<i>的每个编程循环进行计数。在对特定的字线WL<i>的编程循环已经重复了预定临界数量y的次数(即，当循环计数j＝y时)之后，根据等式1，编程电压Vpgm达到了足以将第二沟道电势Vch2上升为以下电压电平，该电压电平高得足够使NAND单元单位131中的沟道电势Vch1和Vch2之间的差(Vch2-Vch1)与等式2表示的条件不一致。因为Vpgm将沟道电势Vch2升压的效应取决于字线相对于串选择晶体管/位线的位置(参见等式1)，所以指示循环的临界数的数量y取决于当前字线WL<i>的编号。由此，编号i越高，对应的临界数量y会越低。用于例如等于或大于WL<x>的每个字线WL<i>的例如y<i>的每个字线WL<i>的临界数量y会被存储在建立数据贮存单元360中。
页缓冲电路340通过m个位线BL<0>至BL<m-1>连接到存储器单元阵列130中的NAND单元单位131。虽然页缓冲电路340与图2的页缓冲电路340具有相同的读/写功能，但是其进一步适于基于来自控制逻辑350的开关信号SW的状态来输出完整的位线电压Vcc或减小的位线电压Vcc-α。在写入(编程)模式的操作过程中，页缓冲电路340将接收到的随机数据写入m个位线BL<0>至BL<m-1>。在对第一预定组的字线(例如，WL<0>≤WL<i>≤WL<21>，x＝22)的写入(编程)模式的操作过程中，页缓冲电路340可以向与将被禁止编程(写入“1”数据)的存储器单元晶体管连接的位线BL<>提供完整的电源电压(Vcc)。在对第二预定组的字线(例如，WL<22>≤WL<i>≤WL<31>，x＝22)的写入(编程)模式的操作过程中，页缓冲电路340可以向与将被禁止编程(写入“1”数据)的存储器单元晶体管连接的位线BL<>提供减小的电源电压(Vcc-α)。由此，在将随机数据写入存储器单元晶体管的同时，根据其随机数据，页缓冲电路340控制将被编程的NAND单元单位131中的每个存储器单元晶体管的浮栅两端产生的电压。可以用图7A和图7B的框图所示的电路来实现图10的闪速存储器件200中的页缓冲电路340。
图11示出了在图10的闪速存储器件300中的NAND单元单位131的预定页(WL<i>)的步增脉冲编程(ISPP)的过程中用于选择性地减小位线电压的示例性的方法步骤。图11示出了在图10的闪速存储器件300的写入(编程)模式的操作过程中，在被编程的字线WL<i>等于或大于WL<x>(即，i≥x)且ISPP编程循环计数器j等于或超过临界数量y(即，j≥y<i>)时，减小的电源电压Vcc-α用作位线电压VBL，其被施加到与闪速存储器件300中被编程的NAND单元单位131连接的禁止编程(数据“1”)的位线BL<>。图11还示出了在图10的闪速存储器件300的写入(编程)模式的操作过程中，如果被编程的字线WL<i>的编号小于预定的字线WL<x>(即，i<x)或者如果ISPP编程循环计数器j低于临界数量y(即，j≥y<i>)，则完整的电源电压Vcc用作位线电压VBL，其施加到与闪速存储器件300中被编程的NAND单元单位131连接的禁止编程(数据“1”)的位线BL<>。
在决定/分支步骤S10、S20中，确定被编程的字线WL<i>的编号是否小于预定的字线WL<x>，(即，i＜x)。如果被编程的字线WL<i>的编号小于预定的字线WL<x>，(即，i＜x)，(S20的“是”分支)则执行S80，即利用完整的位线电压(VBL＝Vcc)进行传统的ISPP编程。如果被编程的字线WL<i>的编号等于或大于预定的字线WL<x>(即，i≥x)，(S20的“否”分支)则执行ISPP循环计数(j＝0)初始化步骤S30，然后增加ISPP循环计数j(j＝j+1)，并且然后执行决定/分支步骤S50、S60。
在决定/分支步骤S50、S60中，确定用于字线WL<i>(即，i＜x)的当前第j个的ISPP编程循环的计数j是否小于预定的临界循环数量y。如果被编程的字线WL<i>的ISPP循环计数j小于预定的临界循环数量y，(S60的“是”分支)则执行S80，即利用完整的位线电压(VBL＝Vcc)进行传统的ISPP编程。
当通过ISPP S80(例如，在决定S20或S60之后)来执行利用位线电压VBL＝Vcc的传统编程时，然后根据传统的ISPP编程方法来执行检验/决定/分支步骤S90、S100。如果被编程的存储器单元晶体管的阈值电压通过(S100的“是”分支)检验S90，则字线WL<i>的ISPP编程在结束处完成。
如果被编程的字线WL<i>的编号等于或大于预定的字线WL<x>(即，i≥x)，(S20的“否”分支)，且如果被编程的字线WL<i≥x>的循环计数j等于或大于预定的临界循环数量y，(S60的“否”分支)，则执行采用减小的位线电压(VBL＝Vcc-α)的根据本发明的示例性实施例的ISPP编程(步骤S70)。
图12是示出了将Vcc-α偏压施加到图10中的位线，以及在图10的闪速存储器件300中的NAND单元单位131中相邻的沟道电势Vch1和Vch2产生的大致相等化的时序图。在第一预定组的字线(例如，WL<0>≤WL<i>≤WL<21>，x＝22)的写入(编程)模式的操作过程中，控制逻辑350不激活控制信号SW(例如，将其保持在逻辑低电压L)，页缓冲电路340将完整的电源电压(Vcc)提供到与将被禁止编程(写入“1”数据)的存储器单元晶体管连接的位线BL<>。
在第二预定组的字线(例如，WL<22>≤WL<i>≤WL<31>，x＝22)的写入(编程)模式的操作过程中，且在当前的ISPP编程循环数量<j>小于预定的编程循环数量<y>时，控制逻辑350不激活控制信号SW(例如，保持其为逻辑低电压L)，页缓冲电路340将完整的电源电压(Vcc)提供到与将被禁止编程(写入“1”数据)的存储器单元晶体管连接的位线BL<>。在采用第二预定组的字线(例如，WL<22>≤WL<i>≤WL<31>，x＝22)的写入(编程)模式的操作过程中，且在当前的ISPP编程循环数量<j>等于或大于预定的编程循环数量<y>时，控制逻辑350激活控制信号SW(例如，将其上升为逻辑高电压H)，并且页缓冲电路340因此将施加到与将被禁止编程(写入“1”数据)的存储器单元晶体管连接的位线BL<>的电源电压(Vcc-α)减小。
通过或者在将减小的电源电压(Vcc-α)施加到与将被禁止编程(写入“1”数据)的存储器单元晶体管连接的位线BL<>的过程中，第二沟道电势(电压)Vch2减小。
在预充电时间段t1～t2内，串选择线(SSL)和与将被编程禁止的存储器单元晶体管连接的位线BL<>上升为电压Vcc-α(一直保持到时间t5)，公共源线(CSL)和接地选择晶体管GST的控制栅上升为V_CSL，而与所有的字线WL<>连接的所有存储器单元晶体管的所有控制栅接地。因此，第一沟道电势Vch1和第二沟道电势Vch2都略微上升。
在编程时间段t3～t4内，根据ISPP循环loop<>数量，与字线WL<i>连接的存储器单元晶体管的控制栅上升为步进的编程电压(steppedprogram voltage)Vpgm。因为与将被禁止编程的存储器单元晶体管连接的位线BL<>上升为电压Vcc-α，所以第二沟道的电势Vch2没有像由于与字线WL<i>上的高编程电压Vpgm电容耦合而导致在时间间隔t3～t5内上升的其它可能的情况一样多，结果是图10中的NAND单元单位131中的相邻的沟道电势Vch1和Vch2大致相等。即使在编程电压Vpgm增大到超过用于循环<y>和其之上而设置的电压电平时，第二沟道Ch2的自举也被抑制。因为减小的电源电压Vcc-α提供到位线BL<>，所以当向位线BL<>提供完整的电源电压Vcc时会出现的(现有的)第二沟道电势Vch2′的自举被减小为(新的)第二沟道电势Vch2。由此，图10中的NAND单元单位131中的沟道电势Vch1和Vch2之间的差(Vch2-Vch1)与被禁止编程的NAND单元单位131中的等式2中表示的条件一致。由此，在被禁止编程的NAND串中，通过防止第二沟道的过度的电势增大，可以防止热载流子效应编程干扰(软编程)。
图13是根据本发明的又一示例性实施例的闪速存储器件400的框图，该闪速存储器件400包括适于使图13的NAND单元单位131中的相邻的局部沟道电势Vch1和Vch2大致相等的外围电路410、420、140、450和160。
参照图13，闪速存储器件400包括NAND单元单位(NAND串)131的阵列130和外围电路，其中，外围电路包括电压提供器410、X(行)解码器420、页缓冲器140、控制逻辑450和建立数据贮存单元160。
存储器单元阵列130包括NAND单元单位的阵列、字线WL<>和m个位线BL<0>至BL<m-1>。外围电路410、420、140、450和160合作来向在NAND单元阵列130中被编程的NAND单元单位131施加偏压，这导致NAND单元单位131中的相邻的局部沟道电势Vch1和Vch2大致相等，并防止了热载流子效应(HCE)软编程(编程干扰)误差。在对闪速存储器件400的指定字线WL<>进行每个编程操作的过程中，NAND单元单位131中的相邻的局部沟道电势Vch1和Vch2之间的电压差可以被减小成足以防止热载流子效应(HCE)软编程(编程干扰)误差。
电压提供器410包括串选择电压(Vss1)发生器111、编程电压(Vpgm)发生器112和多通过电压Vpass(k)发生器413。
多通过电压Vpass(k)发生器413产生k个(k个，k是大于2的整数)中间偏压Vpass(k)：通过X(行)解码器420和通过控制线(字线WL<i+1>至WL<n-1>)将Vpass(i+1)至Vpass(n-1)同时施加到阵列130中的NAND单元单位131中未被选择的存储器单元晶体管MC<i+1>至MC<n-1>的控制栅。
X(行)解码器420基于所接收的行地址向阵列130中的选择线SSL、GSL和字线WL<0>至WL<n-1>施加由电压提供器110产生的控制电压Vpgm、Vpass(k)、Vss和Vss1。在对存储器单元晶体管MC<i>编程的过程中，多个中间通过电压Vpass(k)被同时施加到第二沟道Ch2的未被选择的存储器单元晶体管的字线(除了WL<i-1>之外)。由此，在图13的阵列130的相同的存储块中的每个NAND单元单位131中，第二沟道Ch2电势(Vch2)由于与施加到k个字线WL<1+1>至WL<n-1>和施加到未被选择的存储器单元晶体管MC<i+1>至MC<n-1>的控制栅的k个中间通过电压Vpass(k)中的每个电容耦合而受影响。由此，根据等式1，如果施加到未被选择的字线的k个中间通过电压Vpass(k)的平均电压低于传统的通过电压电平Vpass，则如果传统的单个通过电压Vpass施加到所有的k个未被选择的字线，则第二沟道Ch2的电势Vch2可以被升压。并且，此外，随着所选择的字线WL<i>靠近NAND单元单位131的串选择线(SSL)/位线端，并且高编程电压Vpgm的影响增大(见图16A和图16B)，则行解码器420可以选择k个中间通过电压Vpass(k)中最低的，并将其施加到未被选择的字线。
控制逻辑450控制电压提供器410，以基于当前被编程的字线WL<i>的编号i是否等于或超过存储在建立数据贮存单元160的建立数据中的存储的临界字线数量x，来产生k个通过电压Vpass(k)或单个通过电压Vpass。如果当前被编程的字线WL<i>在临界字线WL<x>和串选择线SSL之间，则控制逻辑450控制电压提供器410，以通过X(行)解码器420向未被选择的字线提供具有各种电压电平的两个或更多个的k个通过电压Vpass(k)，从而防止第二沟道电势Vch2过度地升压。由此，沟道电势Vch1和Vch2之间的差(Vch1-Vch2)将与等式2中表示的条件一致。
图14示出了图13的NAND单元单位131的电路图，以及在图13的闪速存储器件400的写入(编程)模式的操作过程中闪速存储器件400中的偏压，例如施加到未被选择的字线的k个中间通过电压Vpass(k)的表格。
参照图14，WL<i>表示当前被编程的所选择的字线。字线WL<i-2>表示通过截止电压(Vss)截止的存储器单元晶体管，以将第一沟道Ch1与第二沟道Ch2隔离。字线WL<0>至WL<i-3>表示第一沟道Ch1的未被选择的字线，并且将传统的中间通过电压Vpass施加到字线WL<0>至WL<i-3>中的每个。字线WL<i-1>和WL<i+1>至WL<n-1>表示第二沟道Ch2的未被选择的字线(更靠近串选择线SSL)。K个中间通过电压Vpass(k)施加到未被选择的字线WL<i+1>至WL<n-1>。施加到未被选择的字线WL<i+1>至WL<n-1>的多个通过电压Vpass(i+1)至Vpass(n-1)具有至少两个不同的电压电平。
多个中间通过电压Vpass(k)：施加到未被选择的字线WL<i+1>至WL<n-1>的Vpass(i+1)至Vpass(n-1)可以以各种方式来分布，这些方式包括(1)单调升压的顺序、(2)单调降压的顺序、以及(3)作为提供到与所选择的字线WL<i>相邻的一个或多个未被选择的字线(例如，WL<i+1>)的传统的通过电压Vpass与施加到其它未被选择的字线的多个中间通过电压Vpass(k)的组合。不管多个中间通过电压Vpass(k)的分布如何，当施加多个通过电压Vpass(i+1)至Vpass(n-1)时，第二沟道Ch2的自举电压Vch2低于如果单个通过电压Vpass提供到所有未被选择的字线时的情况。由此，通过施加多个中间通过电压Vpass(k)来防止第二沟道的过度的电势增大，可以防止热载流子效应编程干扰(软编程)误差。
图15A是示出了向图13的闪速存储器件400中的NAND单元单位131中的第二沟道Ch2的未被选择的字线WL<i+1>至WL<n-1>施加升压顺序的多个中间通过电压Vpass(k)，以及相邻的沟道电势Vch1和Vch2产生的大致相等化的时序图。
参照图13、图14、图15A、图15B和图15C，在写入(编程)模式的操作过程中，在等于或大于WL<x>(例如，WL<22>≤WL<i>≤WL<31>，x＝22)的字线被编程的同时，多通过电压Vpass(k)发生器413同时产生k个(至少两个)不同的电压，这些不同的电压将被施加到图13的闪速存储器件400中的NAND单元单位131中的第二沟道Ch2的WL<i+1>至WL<n-1>。
在图15A中，施加到WL<i+1>至WL<n-1>的多个通过电压Vpass(k)以单调递增的顺序分布。由此，Vpass(i+1)＜Vpass(i+2)＜Vpass(i+3)...＜Vpass(n-1)。结果，即使在时间t3～t5内高编程电压施加到WL<i>时，第二沟道Ch2的过度的自举也被抑制。沟道电势Vch1和Vch2之间的差(Vch2-Vch1)与等式2中表示的条件一致。由此，通过防止第二沟道的过度的电势增大，可以防止热载流子效应程序干扰(软编程)误差。
图15B是示出了向图13的闪速存储器件400中的NAND单元单位131中的未被选择的字线WL<i+1>至WL<n-1>施加降压顺序的多个(降压)中间通过电压Vpass(k)，以及相邻的沟道电势Vch1和Vch2产生的大致相等化的时序图。
在图15B中，施加到WL<i+1>至WL<n-1>的多个通过电压Vpass(k)以单调递减的顺序分布。由此，Vpass(i+1)＞Vpass(i+2)＞Vpass(i+3)...＞Vpass(n-1)。结果，即使在时间t3～t5内高编程电压施加到WL<i>时，第二沟道Ch2的过度的自举也被抑制。沟道电势Vch1和Vch2之间的差(Vch2-Vch1)与等式2中表示的条件一致。由此，通过防止第二沟道的过度的电势增大，可以防止热载流子效应程序干扰(软编程)误差。
图15C是示出了向图13的闪速存储器件400中的NAND单元单位131中的未被选择的字线WL<i+1>至WL<n-1>施加传统的通过电压Vpass加上各种多个中间通过电压Vpass(k)，以及相邻的沟道电势Vch1和Vch2产生的大致相等化的时序图。图15A、图15B和图15C所示的多个中间通过电压Vpass(k)没有按比例绘制。
在图15C中，分布多个通过电压Vpass(k)和传统的通过电压Vpass并将其施加到字线WL<i+1>至WL<n-1>。由此，Vpass(i+1)＝Vpass(i+2)＝...Vpass(i+1)，而Vpass(i+1)＜Vpass(n-3)＜Vpass(n-2)＜Vpass(n-1)。这样防止了所选择的字线WL<i>与相对低压的通过电压相邻。结果，即使在时间t3～t5内将高编程电压施加到WL<i>，第二沟道Ch2的过度的自举也被抑制。沟道电势Vch1和Vch2之间的差(Vch2-Vch1)与等式2中表示的条件一致。由此，通过防止第二沟道的过度的电势增大，可以防止热载流子效应程序干扰(软编程)误差。
图16A和图16B描述了与沟道电势Vch1和Vch2相关的数据。图16A描绘了当对所有页(例如，WL<1>至WL<31>)中的1位(二进制)数据顺序编程时，在闪速存储器件中的NAND单元单位131中传统地产生的沟道电势(Vch1▲，Vch2(现有的)■)。图16B描绘了当对所有页(例如，WL<1>至WL<31>)中的1位(二进制)数据顺序编程时，在闪速存储器件中的NAND单元单位131中产生的沟道电势(Vch1▲，Vch2(现有的)■)之间的差■(Vch1-Vch2(现有的))。如图16A和图16B所示，当在与串选择线(SSL)和位线最近的页(例如，WL<23>至WL<31>)中进行编程时，在闪速存储器件中的NAND单元单位131中产生的沟道电势(Vch1▲，Vch2(现有的)■)之间的差■(Vch1-Vch2(现有的))急剧增大，其中，等式1中的数N的值变得越来越小。由此，在与串选择线(SSL)和位线最近的页(例如，WL<23>至WL<31>)中进行编程的过程中，在闪速存储器件中更可能出现热载流子效应(HCE)软编程(编程干扰)误差。
图16A附加地描述了当对所有的页(例如，WL<23>至WL<31>)中的1位(二进制)数据顺序编程时，根据本发明的示例性实施例的闪速存储器件中的NAND单元单位131中产生的沟道电势(Vch1▲，Vch2(新的)●)。图16B附加地描述了当对所有的页(例如，WL<23>至WL<31>)中的1位(二进制)数据顺序编程时，根据本发明的示例性实施例的闪速存储器件中的NAND单元单位131中产生的沟道电势(Vch1▲，Vch2(新的)●)之间的差●(Vch1-Vch2(新的))。如图16B所示，在与串选择线(SSL)和位线最近的页(例如，WL<23>至WL<31>)中进行编程的过程中，根据本发明的示例性实施例的闪速存储器件中的NAND单元单位131中产生的沟道电势(Vch1▲，Vch2(新的)●)之间的差●(Vch1-Vch2(新的))没有根据等式1急剧增大。由此，在根据本发明的实施例的闪速存储器件中，在与串选择线(SSL)和位线最近的页(例如，WL<23>至WL<31>)中进行编程的过程中，较不可能出现热载流子效应(HCE)软编程(编程干扰)误差。
图17是包括适于使根据本发明的另一示例性实施例的图1的NAND单元单位131中的相邻的沟道电势Vch1和Vch2基本上相等的外围电路110、120、240和250的闪速存储器件500的框图。除了没有用独特(distinct)的建立数据贮存单元160来实现存储器件500之外，存储器件500可以与图2的存储器件200或在以上公开的其它示例性实施例相同。利用闪速存储器阵列130的专用的建立数据区535来存储建立数据(例如，WL<x>或Loop<y>)，在图17中已经实现了图2的建立数据贮存单元160的建立数据贮存功能。
图18是分别用在图2的存储器件100、图6的存储器件200、图10的存储器件300、图13的存储器件400或图17的存储器件500的可选实施例中的集成电路中形成的电荷捕获型NAND单元单位131-2的剖视图。
示例性的存储器件包括形成在电介质层上方的多晶硅(“多晶硅”，poly-Si)栅10、20、30、40和50，其中，电介质层包括夹在氧化硅层620和640之间的氮化硅层630，这被称作S0NOS(硅-氧化物-氮-氧化物-半导体)。电荷贮存介质可以包括阻挡绝缘层620、电荷贮存层630和隧穿绝缘层640。通过引用合并于此的美国专利第6,85,8906号、第7,253,467号和第20060180851号描述了该种电荷贮存介质。
浮动捕获型非易失性存储器件利用用于存储操作的诸如氮化硅层630中出现的捕获电平的捕获电平(trap level)。当正电压施加在栅电极(例如，10)上时，电子隧穿穿过隧穿绝缘层640，以被捕获在电荷贮存层630中。随着电子积累在电荷贮存层630中，存储器单元晶体管的阈值电压增大，并且存储器件被编程。因此，单元存储器件的阈值电压减小，并且存储器件变成被擦除。
图19是包括根据上述的本发明的至少一个实施例的闪速存储器件720(例如100、700、300、400、500)的存储卡的框图。存储卡700连接到主机(Host)并从主机接收基于小块的逻辑地址(small blockbased logical address)和用户数据。存储卡700包括主机接口713、存储器控制器/接口715、闪速存储器件720、微处理器(CPU)712、随机存取存储器RAM 711、以及误差检查和校正(ECC)单元714。主机接口713从主机接收信号，并将接收到的信号通过总线传输到存储卡700的预定的组件。闪速存储器件720包括多个存储块，每个存储块包括共享控制线(例如，字线WL<>、SSL和GSL)的多个NAND单元单位131。存储器控制器/接口715响应于来自主机的控制命令来控制主机和存储器件720中的NAND存储器单元晶体管之间的数据流动。当存储卡700被驱动时，RAM 711暂时存储数据。
主机的示例包括个人计算机、文件服务器、外围装置、无线装置、数码相机、个人数字助理(PDA)、MP3音频播放器、MPEG视频播放器和录音机。可移动的存储卡典型地具有拥有预定的形式因素和接口的壳体，例如SD(安全数码卡)、MS(记忆棒)、CF(紧凑式闪存卡)、SMC(智能媒体卡)、MMC(多媒体卡)或XD(XD-图卡)、PCMCIA、CardBus、IDE、EIDE、SATA、SCSI、例如USB闪存驱动的通用串行总线等。
图20是包括具有根据上述的本发明的至少一个实施例的闪速存储器件812(例如100、200、300、400、500)的闪速存储器系统810的计算机系统800的框图。闪速存储器件812耦合到存储器控制器811，用于对闪速存储器件812中的闪速存储器晶体管阵列(例如，参见图2中的130)进行存取。与存储器控制器811耦合的闪速存储器件812形成了计算机系统800的一部分。计算机系统800的示例包括个人计算机、外围装置、无线装置、数码相机、个人数字助理(PDA)、MP3音频播放器、MPEG视频播放器、数码录音机和数码录影机。闪速存储器系统810可以是基于存储卡的硬驱动、固态驱动器(SSD)、混合(SSD/磁)盘、相机图像处理器(CIS)、应用芯片组(application chipset)或者与CPU 820集成的记忆核心(memory core)。固态驱动器(SSD)是典型地仿效传统的硬盘驱动器(HDD)的数据贮存装置，因此容易在多数应用中替代HDD。与HDD的旋转盘介质相比，SSD利用固态的NAND闪速存储器件来存储数据。没有采用移动部件，SSD很大程度上消除了与传统的HDD相关联的寻道时间、等待时间(latency)和其它电机延迟和故障。
图20的闪速存储器系统800的存储器件812通过存储器控制器811从系统总线860接收经过控制线的控制信号，以控制对存储器件812中的存储器晶体管阵列130的存取。对存储器件812中的存储器晶体管阵列130的存取指向利用集成的外围电路并通过存储器件812中的字线WL<>和位线BL<>的一个或多个的目标存储器单元晶体管MC<>。一旦响应于控制信号和地址信号对存储器单元晶体管阵列进行存取，通过存储器件812中的集成的外围电路，将数据写入存储器晶体管或者从存储器晶体管读取数据。
图20的计算机系统800中的存储器件812，和图19的存储卡700中的存储器件720可以以各种封装类型安装，其中，各种封装类型包括球栅阵列(BGA)、芯片级封装(CSP)、塑料有引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、多芯片封装(MCP)、晶圆级构造封装(WFP)、晶圆级堆叠封装(WSP)。
要注意的是，在上述的示例性实施例中和以下的权利要求中，n和m是在制造闪速存储器件的设计阶段确定的固定整数，并且i、x、j和y是正整数变量。另外，在上述的时序图中，所叙述的诸如电压电平的参数可以不按比例绘制。
由此已经描述了本发明的示例性实施例，应理解的是，由于在不脱离下文要求的本发明的精神或范围的情况下其许多明显的变化是可能的，因此由所附的权利要求限定的本发明将不受以上描述中阐述的特定细节的限制。