基于扫描链的存储器测试装置及其使用方法.pdf

本发明公开了一种基于扫描链的存储器测试装置及其使用方法。涉及一种芯片的测试装置及其使用方法，尤其是一种存储器的测试装置及其使用方法。本发明包括存储器内建自测试模块，该存储器内建自测试模块包括测试向量产生电路、内建自测试控制电路和存储器响应分析电路；存储器内建自测试模块内有用来保存内建自测试结果的可扫描触发器，所述可扫描触发器与逻辑电路可扫描触发器串联成扫描链，该扫描链通过存储器芯片端口可控可观。本发明能在不增加任何芯片面积的前提下，有效的定位缺陷存储器，方便缺陷分析和设计改进。

1、  一种基于扫描链的存储器测试装置，包括存储器内建自测试模块，该存储器内建自测试模块包括测试向量产生电路、内建自测试控制电路和存储器响应分析电路；其特征在于，存储器内建自测试模块内有用来保存内建自测试结果的可扫描触发器，所述可扫描触发器与逻辑电路可扫描触发器串联成扫描链，该扫描链通过存储器芯片端口可控可观。

2、  如权利要求1所述的基于扫描链的存储器测试装置的使用方法，其特征在于，包括以下步骤：
在存储器内建自测试模式下完成存储器的自检测，并把测试结果存储到内建自测试模块可扫描触发器中；
切换到扫描链测试模式，逐个移出扫描链上各个可扫描触发器中存储的值；
将这些可扫描触发器的值通过扫描链在扫描端口上逐个移出，由测试设备检测这些值；
如果检测到扫描端口上有测试结果值与预期值不同，计算该扫描链的长度和扫描链移出数据的时钟周期数，以确定和预期的值不相同的可扫描触发器位置，从而确定该可扫描触发器对应的存储器有缺陷。

基于扫描链的存储器测试装置及其使用方法
技术领域
本发明涉及一种芯片的测试装置及其使用方法，尤其是一种存储器的测试装置及其使用方法。
背景技术
随着半导体工艺尺寸不断缩小，IC设计的规模越来越大，尤其是SoC芯片的高速发展，高度复杂的SoC芯片产品正面临着高可靠性、高质量、低成本以及更短的产品上市周期等日益严峻的挑战。一方面随着半导体工艺尺寸的缩小，芯片可能存在的缺陷类型和数量越来越多，尤其是嵌入式存储器因为电路密度高，出现缺陷的可能性就更大；另一方面，随着IC产品的复杂度的提高，芯片的规模越来越大，芯片内的逻辑电路也越来越多，而且ROM、RAM在SoC产品中的比重越来越大。如何有效的检测出芯片的缺陷成为芯片成本的一个重要方面；而且如何分析芯片缺陷，并相应改进芯片设计也成为芯片周期必不可少的环节。
为了更全面更有效的测试芯片，芯片在设计时需要考虑DFT(designfor test)。现在主流的数字DFT测试技术有扫描链测试技术(scan chaintest)和存储器内建自测试技术(MBIST)。
扫描链测试技术主要应用于测试一般的逻辑电路。它是用可扫描触发器替换电路中的一般触发器，如图1所示。然后按照物理位置顺序连接形成一条或多条很长的“移位器”(扫描链)，如图2所示。在测试时，如图3所示，先在测试模式(test mode)下把激励数据逐个按时钟送入(称为shift cycles)，继而转换到电路的功能模式下，并且在芯片的输入端上加激励信号，使功能电路逻辑生效(capture cycle)，所有的激励和移位进入的数据输入到每一个逻辑锥中(logic cone)，下一个时钟周期马上再转入测试模式，把响应结果按时钟逐个由扫描链末端送出，再将实际结果与预期结果比较。在整个扫描链测试过程中，所有内嵌存储器都是被忽略的。扫描链测试技术有很高的逻辑电路测试覆盖率，而且对测试设备的要求很低，所以，从高测试质量、低测试成本的角度考虑，扫描链测试技术是目前逻辑电路测试设计的主流技术。
存储器内建自测试技术以芯片设计中的RAM和ROM模型为目标，其结构如图4所示。由于存储器缺陷类型不同于一般逻辑的缺陷类型，所以检测RAM和ROM不同于检测随机逻辑，存储器内建自测试针对检测RAM和ROM共有的缺陷类型采用了有效的电路和算法。存储器内建自测试通常采用一种或多种算法为测试存储器一种或多种缺陷类型而特别设计，其电路包括测试向量产生电路，BIST控制电路、响应分析电路三部分。测试向量产生电路可生成多种测试向量，不同的测试算法实现的电路所产生的测试向量内容也不同；BIST控制电路通常由状态机实现，控制BIST对存储器的读写操作，响应分析器既可以用比较器实现，也可以用压缩器多输入移位寄存器(MISR)电路实现，它对照已知正常的存储器响应，比较实际存储器模型响应并检测器件错误。传统的存储器内建自测试结构如图5所示，各个存储器内建自测试模块的test fail引脚分别通过或逻辑传输到芯片引脚上，其test done引脚分别通过与逻辑传输到芯片引脚上。存储器内建自测试技术有很多优势，首先它可以实现可测性设计的自动化，自动实现通用存储器测试算法，达到高测试质量、低测试成本的目的；其次存储器内建自测试电路可以利用系统时钟进行“全速”测试，从而覆盖更多生成缺陷，减少测试时间。此外存储器内建自测试的初始化测试向量可以在很低成本的测试设备上进行。所以，从高测试质量、低测试成本的角度考虑，存储器内建自测试是目前嵌入式存储器测试设计的主流技术。但是存储器内建自测试技术也有一些不足，芯片在测试设备测试时，只能测出芯片中有没有存储器缺陷，但是很难知道那块存储器有缺陷。
发明内容
现有的存储器内建自测试技术很难测到具体那块存储器有缺陷，不利于缺陷分析和设计改进。本发明所要解决的技术问题是提供一种基于扫描链测试的存储器内建自测试装置，能在不增加任何芯片面积的前提下，有效的定位缺陷存储器，方便缺陷分析和设计改进。
为了解决以上技术问题，本发明提供了一种基于扫描链的存储器测试装置，包括存储器内建自测试模块，该存储器内建自测试模块包括测试向量产生电路、内建自测试控制电路和存储器响应分析电路；存储器内建自测试模块内有用来保存内建自测试结果的可扫描触发器，所述可扫描触发器与逻辑电路可扫描触发器串联成扫描链，该扫描链通过存储器芯片端口可控可观。
因为本发明提供的基于扫描链测试的存储器内建自测试装置。通过扫描链的方式确定存储器上模块的位置，能够在在不增加任何芯片面积的前提下，有效的定位有缺陷的存储器模块。
前述基于扫描链的存储器测试装置的使用方法，包括以下步骤：
在存储器内建自测试模式下完成存储器的自检测，并把测试结果存储到内建自测试模块可扫描触发器中；
切换到扫描链测试模式，逐个移出扫描链上各个可扫描触发器中存储的值；
将这些可扫描触发器的值通过扫描链在扫描端口上逐个移出，由测试设备检测这些值；
如果检测到扫描端口上有测试结果值与预期值不同，计算该扫描链的长度和扫描链移出数据的时钟周期数，以确定和预期的值不相同的可扫描触发器位置，从而确定该可扫描触发器对应的存储器缺陷。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细说明。
图1为扫描触发器的示意图；
图2为扫描触发器组成扫描链的示意图；
图3为扫描链测试工作方式的示意图；
图4为存储器内建自测试模块的示意图；
图5为芯片存储器内建自测试示意图；
图6为基于扫描链的存储器内建自测试模块示意图；
图7为芯片基于扫描链的存储器内建自测试结构图
图8为基于扫描链的存储器内建自测试工作流程图。
具体实施方式
本实施例包括存储器内建自测试模块，该存储器内建自测试模块包括测试向量产生电路、内建自测试控制电路和存储器响应分析电路；有至少两个存储器内建自测试模块内有用来保存内建自测试结果的可扫描触发器，所述可扫描触发器串联成扫描链，该扫描链通过存储器芯片端口可控可观。
如图4、图5所示，按各个RAM和ROM模块各自构建传统存储器内建自测试模块。存储器内建自测试模块包括测试向量产生电路，BIST控制电路、响应分析器三部分。测试向量产生电路可生成多种测试向量，不同的测试算法实现的电路所产生的测试向量内容也不同；内建自测试控制电路(BIST)通常由状态机实现，控制内建自测试对存储器的读写操作，响应分析器既可以用比较器实现，也可以用压缩器多输入移位寄存器(MISR)电路实现，它对照已知正常的存储器响应，比较实际存储器模型响应并检测器件错误。一般来说RAM的响应分析器由比较器实现，而ROM的响应分析器由MISR来实现。
如图6所示，各个存储器内建自测试模块的触发器为可扫描触发器。如图7所示，把这些可扫描触发器串联成各自模块的扫描链。把各个存储器内建自测试模块的扫描链连在一起，和其他逻辑电路的扫描链组合成一条长的扫描链。
基于扫描链的存储器内建自测试工作方式上跟传统存储器内建自测试技术的工作方式有很大不同，传统存储器内建自测试技术在BIST模式下开始测试，通过检测芯片的引脚测试存储器测试有没有完成，在存储器测试完成后检测芯片的引脚检测存储器有没有缺陷。如图8所示，本发明的基于扫描链的存储器内建自测试技术先在BIST模式下完成存储器的自检测，然后把芯片切换到测试模式，逐个移出扫描链上各个触发器中的值。因为各个存储器对应一个相应的可扫描触发器，那这些可扫描触发器的值就通过扫描链逐个移出，被测试设备检测到。
如果检测到扫描链上有测试结果错误，因为扫描链上各个触发器的位置都是已知的(locat_0，locat_1，…locat_n)，通过计算扫描链的长度(Lscan_chain)和扫描链移出数据的时钟周期数(Ncycle)，就能确定是哪个触发器和预期的值不相同(locat_i＝Lscan_chain-Ncycle)。如果local_i不为(local_0，local_1，…local_n)中的任何一个值，说明逻辑电路有问题；如果local_i为(local_0，local_1，…local_n)中的一个值，那说明该位置对应的可扫描触发器检测到存储器缺陷，那有缺陷的肯定是其相对应的存储器。