非易失性存储器件的编程方法 本申请要求享有于2008年11月12日提交的申请号为10-2008-0112237的韩国专利申请的优先权，其全部内容通过引用结合于此。
【技术领域】
本发明涉及半导体存储器件，更具体而言，涉及非易失性存储器件的编程方法。
背景技术
快闪存储器(flash memory)器件是通过一个编程操作来擦除或编程多个存储区域的一类EEPROM。典型的EEPROM仅允许一次擦除或编程一个存储区域，这意味着，与使用快闪存储器器件的系统同时读写的其它存储区域相比，快闪存储器器件可以以更高的速度更有效地操作。在执行特定数量的擦除操作后，由于用来存储数据的电荷存储(charge storage)装置的老化以及被布置成围绕电荷存储装置的绝缘层的损坏，所有类型的快闪存储器器件和EEPROM都会损坏。
快闪存储器器件可以以不需要电源就能保持硅片中存储的信息的方式在硅片上存储信息。此外，快闪存储器器件可以抵抗物理撞击并可以提供相对快速的读取访问时间。因此，快闪存储器器件可以被用作电池供电的设备中的存储器。
【发明内容】
本发明的示例性实施例提供了一种非易失性存储器件的编程方法。在一些示例性实施例中，该编程方法可以包括：根据要被编程的数据来浮置被选择存储单元的沟道；以及驱动被选择存储单元和未选择存储单元的字线，以在被选择存储单元和未选择存储单元之间产生栅致漏极泄漏。
在一些示例性实施例中，该编程方法可以包括：根据要被编程的数据以位线电压来驱动位线，分别以相应的选择线电压来驱动串选择线，以第一字线电压驱动被选择的字线，以第二字线电压驱动位于被选择字线和共用源极线之间的字线，并以第三字线电压来驱动位于被选择字线和所述位线之间的字线。所述第一字线电压等于或高于所述第三字线电压。
在一些示例性实施例中，所述字线是从串选择线中顺序选择的。在所述第二字线电压是负电压的情形下，通过相应的开关晶体管以相应的字线电压来驱动字线，所述开关晶体管分别在相应的阱中形成。所述阱中的每一个可以是在衬底中形成的N阱内形成的P阱。所述阱中的每一个可以由形成存储单元的袋形P阱(Pocket p-well，ppwell)独立地形成。
【附图说明】
附图和相应的详细描述将使本发明变得更加清楚。附图中图示的实施例是出于示例的目的而非限制的目的而提供的，附图中相同的参考标号指代相同或类似的元素。附图不需要按比例示出，相反重点被放在举例说明本发明的各个方面。
图1是根据本发明的示例性实施例的非易失性存储器件的框图。
图2是根据本发明的示例性实施例的图1中示出的存储单元阵列的电路图。
图3是示出根据本发明的示例性实施例的非易失性存储器件的编程操作的流程图。
图4示出了根据本发明地示例性实施例的非易失性存储器件的编程操作期间的偏置条件。
图5示出了在根据本发明的编程方法中的电子注入机制。
图6示出了在根据本发明的示例性实施例的非易失性存储器件的编程操作期间沟道电势(channel potential)与横向电场(lateral electric field)之间的关系。
图7到图10示出了根据本发明的其它示例性实施例的编程偏置条件。
图11是根据本发明的示例性实施例的包含高电压传输电路的行解码器电路的框图。
图12是示出图11中的高电压传输电路的阱(well)结构的横截面视图。
图13示出了通过图11中示出的高电压传输电路提供通过电压(passvoltage)时的阱偏置条件。
图14示出了通过图11中示出的高电压传输电路提供负电压时的阱偏置条件。
图15示出了根据本发明的其它示例性实施例的串结构(string structure)和偏置条件。
图16示出了根据本发明的其它示例性实施例的非易失性存储器件的垂直(vertical)阵列结构。
图17是包含根据本发明的非易失性存储器件的计算系统的框图。
图18是根据本发明的其它示例性实施例的存储系统的框图。
图19是根据本发明的其它示例性实施例的存储系统的框图。
【具体实施方式】
下面将参考附图更完整地描述本发明，附图中示出了本发明的优选实施例。但是，本发明可以以不同的形式实现，并且不应被理解为局限于这里阐述的实施例。相反，提供这些实施例是为了使本公开详尽和完备，向本领域技术人员完整地传达本发明的范围。全文中相同的参考标号指代相同的元素。
在本发明的优选实施例中详细指出了参考标号，并且在附图中表示了它们的例子。在每个可能的情况中，相同的参考标号在说明书和附图中指代相同或类似的元素。
下面，以非易失性存储器件为例说明本发明的特征和功能。但是，本领域技术人员很容易根据描述理解到本发明的其它优点和性能。本发明可以通过其它实施例来实现或应用。此外，可以根据视角和应用来修改或调整详细的说明，而不会偏离本发明的范围、技术思路和其它目的。在整篇说明书中，术语“写入”和“编程”将被解释为具有相同的含义。
图1是根据本发明的示例性实施例的非易失性存储器件的框图，且图2是根据本发明的示例性实施例的图1中示出的存储单元阵列的电路图。根据本发明的非易失性存储器件是快闪存储器器件。但是，对于本领域技术人员来说很明显，本发明可以被应用到其它存储器件(例如MRAM、PRAM、FRAM、NOR快闪存储器器件等)。
参考图1，根据本发明的示例性实施例的非易失性存储器件1000可以包括存储单元阵列110、行解码器电路200、列解码器电路300、读写块400、控制逻辑500和电压生成器电路600。
存储单元阵列100是用于存储数据信息的区域，并可以包括以行(或字线)和列(或位线)的矩阵形式排列的存储单元。每个存储单元可以存储1比特数据或N比特数据(N是2或更大的整数)。存储单元可以组成多个存储块(或扇区(sector))。图2中示出了一个存储块中包含的存储单元的示例性排列。如图2所示，存储单元可以被排列成组成多个串(string)(或称为“NAND串”)101。串101可以分别连接到相应的位线BL0～BLm-1。
对应于位线BL0的串101可以包括串晶体管SST0、SST1和SST2、电连接到共用源极线(common source line)CSL的地选择晶体管GST、以及串联在选择晶体管SST2和GST之间的多个存储单元M0～Mn。串选择晶体管SST0、SST1和SST2分别电连接到相应的串选择线SSL0、SSL1和SSL2。地选择晶体管GST电连接到地选择线GSL。存储单元M0～Mn分别电连接到相应的字线WL0～WLn。可以以和对应于位线BL0的串101一样的结构来组织分别对应于每条其它位线BL1～BLn的串101，对此不再详细描述。对于本领域技术人员来说很明显，可以不同地选择每个串中包含的串选择晶体管的数量。例如，每个串可以被组织为包括一个或多个串选择晶体管。
在本发明的示例性实施例中，存储单元可以使用各种不同的具有电荷存储层的单元结构中的一个来实现。具有电荷存储层的单元结构可以包括使用浮栅(floating gate)的浮栅类型闪存结构、使用电荷捕获(charge-trap)层的电荷捕获闪存结构、将阵列堆叠为多层的堆叠(stacked)闪存结构、没有源极和漏极的闪存结构或带引脚(pinned)的闪存结构。
返回图1，行解码器电路200可以响应于控制逻辑100的控制而操作，并根据行地址(未示出)来选择并驱动存储单元阵列100的行。列解码器电路300可以响应于控制逻辑500的控制而操作，并根据列地址(未示出)选择存储单元阵列100的列。读写块400可以响应于控制逻辑500的控制而操作，并被配置为从存储单元阵列100读取数据/向存储单元阵列100写入数据。要在存储单元阵列100中存储的数据可以被暂时存储在读写块400中。控制逻辑500可以被配置为控制非易失性存储器件1000的所有操作。电压生成器电路600可以响应于控制逻辑500的控制而操作，并根据操作模式生成所需要的电压(例如，通过电压(pass voltage)、擦除电压、读取电压等)。
下面将说明，根据本发明的电压生成器电路600不生成在典型的快闪存储器器件的编程操作期间所需要的编程电压。换句话说，根据本发明的非易失性存储器件1000可以提供一种新的编程方案，不使用编程电压来编程存储单元。根据该新的编程方案，可以使用栅致漏极泄漏(gate-induced drainleakage，以下称为“GIDL”)所产生的热电子，而不是使用FN隧道来执行编程操作。这将在后面详细说明。
图3是示出根据本发明的示例性实施例的非易失性存储器件的编程操作的流程图，并且图4示出了根据本发明的示例性实施例的非易失性存储器件编程操作过程中的偏置条件。图5示出了根据本发明的编程方法中的电子注入机制。
下面将参考附图详细描述根据本发明的示例性实施例的非易失性存储器件的编程方法。在描述编程方法之前，众所周知可以通过多个编程循环(program loop)来执行编程操作。每个编程循环可以包括编程执行期和验证读取期。编程执行期是指所选择的存储单元实际被编程的时段，而验证读取期是指确定所选择的存储单元是否被正常编程的时段。可以重复编程循环，直到所有被选择的存储单元都被正常编程为止。
首先，在步骤S100中，可以在控制逻辑500的控制下，通过列解码器电路300将要编程到存储单元阵列100的数据加载到读写块400中。在步骤S110中，根据加载的数据，位线BL0～BLm-1可以被设置为电源电压VCC或地电压，并且串101的沟道可以被预充电。为了方便描述，假设字线WLn-1被选择，则被选择字线WLn-1的存储单元(A)是要被编程的存储单元，并且被选择字线WLn-1的存储单元(B)是要被禁止编程(program-inhibited)的存储单元。
根据该假设，如图4所示，可以通过读写块400将对应于要被编程的存储单元(A)的位线BL0设置为电源电压VCC，同时可以通过读写块400将对应于要被禁止编程的存储单元(B)的位线BL1设置为地电压。接下来，在控制逻辑500的控制下，通过行解码器电路200分别以相应的选择线电压VSSL0、VSSL1和VSSL2驱动串选择线SSL0、SSL1和SSL2，并且可以以地电压驱动地选择线GSL。这意味着，串101中的每一个被预充电为预定的电压。例如，对应于位线BL0的串的沟道可以被预充电为VSSL0-Vth的电压(Vth是SSL0的阈值电压)，而对应于位线BL1的串的沟道可以被预充电为0V的电压。当对应于位线BL1的串的沟道被预充电为VSSL0-Vth的电压时，对应于位线BL0的串的串选择晶体管SST0可以被关断(截止)。
选择线电压VSSL0、VSSL1和VSSL2可以被设置为互不相同。例如，选择线电压VSSL0低于选择线电压VSSL1，且选择线电压VSSL1高于选择线电压VSSL2。即，邻近字线(或最上面的字线)的选择晶体管(例如SST2)的选择线电压高于邻近位线的选择晶体管(例如SST0)的选择线电压。因此，字线和被选择线的电压之间的差可以被减小，以防止由GIDL产生热电子，后面将对GIDL进行描述。
在步骤S120中，可以在控制逻辑500的控制下，通过行解码器电路200以通过电压Vpass驱动被选择字线WLn-1和位于被选择字线WLn-1上方的字线(或位于被选择字线WLn-1和串选择线SSL2之间的字线)。同时，如图4所示，可以向位于被选择字线WLn-1下方的字线WLn-1～WL0(或位于被选择字线WLn-1和地选择线GSL之间的字线)提供地电压(0V)。当字线WLn-2被选择时，被选择字线和位于被选择字线上方的字线，即字线WLn-2和WLn-1可以都以通过电压Vpass来驱动。在该偏置条件下，由于串选择晶体管SST0处于截止状态，因此可以通过提供通过电压Vpass，使对应于位线BL0的串的沟道自升压(self-boosted)。另一方面，由于串选择晶体管SST0、SST1和SST2处于导通状态，因此对应于位线BL1的串的沟道可以维持在地电压，而不必考虑通过电压Vpass的提供。当通过提供通过电压Vpass使对应于位线BL0的串的沟道自升压时，可以通过GIDL在相邻存储单元(C)的漏极处产生电子。所产生的电子可以被注入到存储单元(A)的电荷存储层。即，存储单元(A)可以被编程。下面将参考图5对此进行更详细地描述。
参考图5，当通过电压Vpass被施加到被选择字线WLn-1时，存储单元(A)的沟道电压可以从预充电电压升高至预定电压(例如6V～10V)。这时，由于地电压(0V)被施加到相邻的字线WLn-2，因此存储单元(C)的沟道电压可以维持在衬底电压。在该偏置条件下，电场E1可以被施加到具有升高的沟道电压的N+区域的衬底，并且电场E2被施加到具有升高的沟道电压的N+区域的字线WLn-2。电场E1和E2可以产生电子空穴对。在电子空穴对中，空穴可以被注入到衬底中，而电子可以被注入到N+区域中。这一物理现象被称为栅致漏极泄漏(GIDL)。字线WLn-1与WLn-2的电压之间的差所建立的电场可以使GIDL所产生的电子加速。被加速的电子(即热电子)可以被注入到存储单元(A)的电荷存储层，这意味着对存储单元(A)进行了编程。同时，在对应于位线BL1的串的存储单元(B)中不会发生GIDL，因为沟道电压被维持在0V电压。因此，对应于位线BL1的串的存储单元(B)可以被禁止编程。
在根据本发明的非易失性存储器件中，当在被选择字线WLn-1和串选择线之间存在较大的差时，由于上述GIDL，可以在存储单元(A)的漏极侧产生热电子。为了避免该现象，施加到串选择线SSL2、SSL1和SSL0的选择线电压VSSL2、VSSL1和VSSL0可以被设置为逐渐降低。选择线电压VSSL2、VSSL1和VSSL0的逐渐降低避免了由于最上面的字线WLn-1和串选择线SSL2之间的电压差而产生的热电子。
回到图3，在步骤S130中，可以执行验证读取操作来从被选择字线WLn-1的存储单元(A)读取数据。在执行验证读取操作之前，可以执行恢复操作，以将施加到字线和位线的电压放电。如上所述，可以在控制逻辑500的控制下通过读写块400来执行验证读取操作。验证读取操作的偏置条件与典型快闪存储器器件一样，不再详细描述。在步骤S140中，控制逻辑500可以根据验证读取操作的结果，基于读出的数据来确定被选择存储单元是否被正常执行。即，控制逻辑500可以根据验证读取操作的结果，基于读出的数据确定编程操作是否“通过(PASS)”。如果确定的结果显示“编程通过”，则编程流程结束。另一方面，如果确定的结果显示“编程失败”，则编程流程进入步骤S150，在步骤S150，控制逻辑500可以确定当前的编程循环是否已经达到最大编程循环数。如果确定当前编程循环达到最大编程循环数，则编程流程以“编程失败”结束。如果确定当前编程循环没有达到最大编程循环数，则编程流程可以进入操作S110。此后，以与上述相同的方式执行下一个编程循环。
如上所述，根据本发明的非易失性存储器件1000可以通过热电子注入而不是FN隧道的方式来编程存储单元，不管是不是NAND快闪存储器器件。换句话说，非易失性存储器件1000可以通过将GIDL产生的电子注入到电荷存储层来编程存储单元，而不是通过FN隧道来编程存储单元。非易失性存储器件1000可以采用仅需要通过电压的电场方式，而不是需要例如编程电压和通过电压的高电压的电压方式。可以采用电场方式来抑制非易失性存储器件的尺寸减小(scale-down)所带来的问题。例如，在非易失性存储器件借助于FN隧道执行编程操作的情形下，必须恒定地维持编程电压、沟道升压电压、在相邻串之间形成的沟槽(trench)的深度以及字线之间的击穿(breakdown)，而不管非易失性存储器件的尺寸减小。即，由于不可能改变用于FN隧道的偏置条件，因此也不可能在非易失性存储器件的尺寸减小时减小这些项。另一方面，在非易失性存储器件使用GIDL产生的热电子来执行编程操作的情况下，编程电压、沟道升压电压、在相邻串之间形成的沟槽的深度以及字线之间的击穿可以与非易失性存储器件尺寸的减小成比例地逐渐降低。即，电场的强度可以与绝缘层的厚度成反比而与电压成正比，并且绝缘层的厚度可以在非易失性存储器件的尺寸减小时减小。这意味着，尽管电压与绝缘层厚度的降低成正比地降低，但仍然可以获得相同强度的电场。因此，这些项可以在非易失性存储器件尺寸减小时降低。结果，通过采用根据本发明的编程方式，非易失性存储器件可以减小尺寸，而不会有尺寸减小带来的问题。
图6示出了在根据本发明的示例性实施例的非易失性存储器件的编程操作期间沟道电势与横向电场之间的关系。
图6示出了在字线WLi被选择时编程操作的偏置条件。如上所述，以通过电压Vpass驱动被选择的字线WLi和位于被选择字线WLi上方的字线WLi+1～WLn-1，即字线WLi～WLn-1，并以地电压(0V)驱动其它的字线WL0～WLi-1。同时，分别以相应的选择线电压VSSL0、VSSL1和VSSL2来驱动选择线SSL0、SSL1和SSL2。选择线电压VSSL0、VSSL1和VSSL2可以被设置为在字线方向上逐渐增加。
在该偏置条件下，当施加通过电压Vpass时，可以使连接到字线WLi～WLn-1的存储单元的沟道升压，同时可以将连接到其它字线WL0～WLi-1的存储单元的沟道维持在衬底电压。结果，可以在相邻的字线WLi和WLi-1之间建立与连接到字线WLi的存储单元和连接到字线WLi-1的存储单元的沟道电势之间的差相对应的电场(横向电场)。电子可以被该电场加速。被加速的电子(即热电子)可以被注入到连接到字线WLi的存储单元的电荷存储层中。另一方面，对于位于被选择字线WLi和串选择线SSL2之间的字线，不会建立横向电场，因为在相邻的字线之间不存在电势。由于选择线电压(或沟道电势)VSSL0、VSSL1和VSSL2逐渐降低，因此可以建立能避免GIDL发生的程度的横向电场。
图7示出了根据本发明的示例性实施例的编程偏置条件。
参考图7，可以以高于通过电压的电压Vhipass来驱动被选择的字线WLi，并且可以以与图6所描述的相同的方式来偏置其它字线WL0～WLi-1和WLi+1～WLn-1以及串选择线SSL0、SSL1和SSL2。在该偏置条件下，在字线WLi-1和WLi之间建立的横向电场可以变得比图6中描述的更大。电子可以被该横向电场加速。被加速的电子可以被注入到被选择的存储单元的电荷存储层中。除了上述事实，图7中示出的编程操作的偏置条件基本上和图6中示出的一样，并且不再详细说明。
图8示出了根据本发明的其它示例性实施例的编程偏置条件。
参考图8，可以以高于地电压的电压Vlow来驱动位于被选择字线WLi和地选择线GSL之间的字线WL0～WLi-1，同时可以以与图6所描述的相同的方式来偏置其它字线WLi～WLn-1以及串选择线SSL0、SSL1和SSL2。在所述偏置条件下，在字线WLi-1和WLi之间建立的横向电场可以变得比图6描述的更小。除了上述事实，图8中示出的编程操作的偏置条件基本上和图6中示出的一样，并且不再详细说明。
图9示出了根据本发明的其它示例性实施例的编程偏置条件。
参考图9，可以以负电压(例如-3V)而不是地电压来驱动正好位于被选择字线WLi下方的字线WLi-1，并且可以以与图6所描述的相同的方式来偏置其它字线WL0～WLi-2和WLi～WLn-1及串选择线SSL0、SSL1和SSL2。在所述偏置条件下，在字线WLi-1和WLi之间建立的横向电场可以变得比图6描述的更大。除了上述事实，图9中示出的编程操作的偏置条件基本上和图6中示出的一样，并且不再详细说明。
图10示出了根据本发明的其它示例性实施例的编程偏置条件。
参考图10，可以以负电压(例如-3V)驱动位于被选择字线WLi和地选择线GSL之间的字线WL0～WLi-1，并且可以以与图6描述的相同的方式来偏置其它字线WLi～WLn-1及串选择线SSL0、SSL1和SSL2。在所述偏置条件下，在字线WLi-1和WLi之间建立的横向电场可以变得比图6中描述的更大。除了上述事实，图10中示出的编程操作的偏置条件基本上和图6中示出的一样，并且不再详细说明。
在图9和图10中描述的偏置条件下，可以将负电压可以提供给字线。在该情形下，行解码器电路200必须包括高电压传输电路，该电路被配置为开关所述负电压。
图11示意性地示出了包括高电压传输电路的行解码器电路200。如图所示，行解码器电路200可以包括解码和驱动块210以及高电压传输电路220。解码和驱动块210可以通过高电压传输电路220来驱动选择线SSL0、SSL1、SSL2和GSL及字线WL0～WLn-1。高电压传输电路220可以包括多个开关晶体管SWT。每个开关晶体管SWT可以具有适于传输负电压的结构。在本发明中，每个开关晶体管SWT可以被形成为具有三阱(triple-well)结构，以便传输负电压。即，如图12所示，可以在N阱内形成的P阱中形成各个开关晶体管SWT。N阱可以在衬底上形成。即，可以在三阱上单独形成每个开关晶体管SWT。对于本领域技术人员来说很明显，直接在衬底上形成不传送负电压的开关晶体管，即分别对应于每条选择线的开关晶体管。可以独立于存储单元阵列100形成高电压传输电路220的三阱。
图13示出了在通过高电压传输电路220提供通过电压时的阱偏置条件，且图14示出了在通过高电压传输电路220提供负电压时的阱偏置条件。如图13所示，当通过高电压传输电路220提供通过电压Vpass时，P阱、N阱和衬底可以连接到地电压，且开关晶体管的栅极可以被供以高于通过电压Vpass的高电压Vhpass。如图14所示，当通过高电压传输电路220提供负电压(例如-3V)时，N阱和衬底可以连接到地电压，而P阱可以连接到负电压(例如-3V)，且开关晶体管的栅极可以被供以高于通过电压Vpass的高电压Vhpass。
不同于图6到图11中的解释，每个串可以被配置为包括一个串选择晶体管。在该情形下，如图15所示，串选择线SSL0和相邻字线WLn-1之间的距离可以足够长，以便防止由于GIDL产生电子空穴对(EHP)。如图15所示，由于在串选择线SSL0和相邻字线WLn-1之间存在较长的距离，因此可以恒定地维持在两者之间建立的横向电场的强度。换句话说，如图15所示，字线WLn-1和串选择线SSL0之间的沟道电势可以逐渐降低。
在示例性实施例中，可以以与存储单元相同的结构(相同的形状和大小)来组织串选择晶体管。可替换地，可以以不同于存储单元的结构(不同的形状和大小)来组织串选择晶体管。选择晶体管之间的距离可以等于或不同于存储单元之间的距离。选择晶体管与存储单元之间的距离可以不同于或等于选择晶体管之间的距离。串选择晶体管SST0的栅长可以被设置为大于各个串选择晶体管SST1和SST2的栅长。可替换地，串选择晶体管SST0、SST1和SST2的栅长可以被设置为彼此相等或彼此不同。
根据本发明的非易失性存储器件可以被配置为具有垂直阵列结构。图16中示出了示例性的垂直阵列结构。如图16所示，不同于典型的串结构，每个串被形成为与位线BL垂直。即，每个串可以被形成为与衬底垂直。对于本领域技术人员来说很明显，垂直阵列结构不限于以上的结构。如上所述的编程方法可以等效地应用到具有图16中示出的垂直阵列结构的非易失性存储器件，为了描述方便不再说明这些方法。
在示例性实施例中，根据本发明的非易失性存储器件可以被配置为在共用源极线CSL的方向上顺序选择字线。换句话说，可以最先选择直接与串选择线CSL0相邻的字线WLn-1，并且可以最后选择与地选择线GSL直接相邻的字线WS0。这意味着，位于被选择字线和地选择线GSL之间的存储单元在被维持在相同状态(即擦除状态)的同时执行编程操作。另一方面，对于本领域技术人员来说很明显，根据本发明的非易失性存储器件可以被配置为在位线方向上顺序选择字线。
根据上述解释，以与被选择字线相同的电压(例如通过电压)驱动位于被选择字线和串选择线之间的字线。但是，对于本领域技术人员来说很明显，位于被选择字线和串选择线之间的字线的驱动电压不限于上述情况。例如，可以将施加到位于被选择字线和串选择线之间的字线的电压设置为逐渐降低。在该情形下，每个串可以包括一个串选择晶体管。由于施加到位于被选择字线和串选择线之间的字线的电压在位线方向上逐渐降低，因此在最上面的字线和串选择线的电压之间的差可以小到足以防止GIDL的产生。
尽管没有示出，根据本发明的非易失性存储器件可以被配置为通过串的两侧来编程被选择的存储单元。换句话说，类似于上述解释，可以通过热电子注入的方式将在被选择存储单元的源极产生的热电子注入到电荷存储层中。此外，可以通过热电子注入的方式将在被选择存储单元的漏极产生的热电子注入到电荷存储层。结果，可以通过热电子注入的方式将串中包含的存储单元编程为2比特数据。为此，可以配置单元阵列的串，以使得与要在串选择线和地选择线侧编程的数据相对应的电压被传送到各个串的沟道。
快闪存储器器件是即使在电源中断时也能保留所存储的数据的非易失性存储器件。随着诸如便携式电话、个人数字助理(PDA)、数字相机、便携式游戏控制台和MP3播放器等移动设备的使用不断增加，快闪存储器器件已经被广泛用于数据存储以及代码存储。此外，快闪存储器器件可以被用于家庭应用，例如高清电视(HDTV)机、数字视频盘(DVD)、路由器和全球定位系统(GPS)。图17中示出了包括根据本发明的非易失性存储器件的计算系统。该计算系统可以包括电连接到总线2001的微处理器2100、用户接口2200、诸如基带芯片组的调制解调器2300、存储器控制器2400和快闪存储器器件2500。可以以与图1所示相同的结构来组织快闪存储器器件2500。可以通过存储器控制器2400将已被和/或将被微处理器2100处理的N比特数据(N是1或更大的整数)存储在快闪存储器器件2500中。在根据本发明的计算系统是移动设备的情形下，可以增加电池2600来提供计算系统的工作电压。尽管没有示出，但对于本领域技术人员来说很明显，可以为根据本发明的计算系统配备应用芯片组、相机图像处理器(CIS)和移动DRAM。存储器控制器2400和快闪存储器器件2500可以组成例如使用非易失性存储器存储数据的固态磁盘/驱动器(SSD)。在美国专利公开文件第2006-0152981号中公开了示例性的SSD，通过引用将该专利公开文件结合于此。
图18是根据本发明的其它示例性实施例的存储系统的框图。该存储系统被实现为存储器3510和存储器控制器3520组成卡3530。例如，卡3530可以是例如闪存卡的存储卡。即，卡3530可以是满足特定工业标准、供诸如数码相机或个人计算机(PC)的电子设备使用的卡。可以理解，存储器控制器3520可以基于从另一设备(例如外部设备)接收到的控制信号控制存储器3510。
图19是根据本发明的其它示例性实施例的存储系统的框图。该存储系统表示便携式设备4000，其可以是MP3播放器、视频播放器或视频和音频播放器的组合。如图所示，便携式设备4000可以包括存储器3510和存储器控制器3520。便携式设备4000还可以包括编解码器(EDC)4610、表现(representation)组件4620和接口4630。
可以通过存储器控制器3520将EDC 4610所处理的数据(视频或音频数据)输入给存储器3510。输入的数据可以从存储器3510输出。如图19中的虚线所表示的，可以将数据直接从EDC 4610输入到存储器3510，和/或将数据直接从存储器3510输出到EDC 4610。
EDC 4610可以编码要在存储器3510中存储的数据。例如，EDC 4610可以将从存储器3510输出的音频数据编码为MP3文件。可替换地，EDC 4610可以将从存储器3510输出的MPEG视频数据(例如MPEG2、MPEG4等)编码为MPEG视频文件。EDC 4610可以包括多个解码器，用于按照不同类型的数据格式来解码不同类型的数据。例如，EDC 4610可以包括用于音频数据的MP3解码器和用于视频数据的MPEG解码器。
可以理解，EDC 4610可以只是解码器。例如，EDC 4610可以接收之前编码的数据并将其输出到存储器控制器3520和/或存储器3510。
EDC 4610可以通过接口4630接收用于编码的数据或之前被编码的数据。接口4630可以符合公知的标准(例如USB、固件等)。接口4630可以包括一个或多个接口。例如，接口4630可以包括固件接口，USB接口等。从存储器3510提供的数据可以通过接口4630输出。
表现组件4620可以表现从存储器3510输出的数据和/或被EDC 4610解码的数据，从而使用户可以感知到被解码的数据。例如，表现组件4620可以包括用于输出音频数据的扬声器插孔、用于显示视频数据的显示屏幕等。
根据本发明的快闪存储器器件和/或存储器控制器可以使用不同形式的封装来安装。例如，根据本发明的快闪存储器器件和/或存储器控制器可以使用诸如PoP(Package on Package，层叠封装)、球栅阵列(Ball grid array，BGA)封装、芯片尺寸封装(Chip scale package，CSP)、塑料带引线芯片载体(Plastic Leaded Chip Carrier，PLCC)、塑料双列直插封装(Plastic DualIn-Line Package，PDIP)、叠片包装的裸片(Die in Waffle Pack)、晶片形式的裸片(Die in Wafer Form)、板上芯片封装(Chip On Board，COB)、陶瓷双列直插封装(Ceramic Dual In-Line Package，CERDIP)、塑料标准四边扁平封装(Plastic Metric Quad Flat Pack，MQFP)、薄型四边扁平封装(Thin QuadFlatpack，TQFP)、小外型(Small Outline，SOIC)封装、缩小外型封装(ShrinkSmall Outline Package，SSOP)、薄型小尺寸(Thin Small Outline，TSOP)封装、薄型四边扁平封装(Thin Quad Flat Pack，TQFP)、系统级封装(SystemIn Package，SIP)、多芯片封装(Multi Chip Package，MCP)、晶圆级结构封装(Wafer-level Fabricated Package，WFP)、晶圆级堆叠封装(Wafer-LevelProcessed Stack Package，WSP)等封装形式。
总之，通过热电子注入的方式来对NAND快闪存储器器件的存储单元编程，以避免(或最小化)快闪存储器器件尺寸变小带来的缺点。
尽管结合附图中示出的本发明的实施例描述了本发明，但本发明不限于此。对于本领域技术人员来说很明显，可以进行各种替换、修改和改变而不偏离本发明的范围和精神。