一种位线分割缓冲器 【技术领域】
本发明本发明涉及高速低功耗寄存器文件以及SRAM中位线分割方法以及用于位线分割的缓冲器的电路的具体实现以及其相应的充电机制。
背景技术
寄存器文件中，由于不同存储单元的读出逻辑共用一条位线。使得该位线的充放电速度都比较慢。为了提高寄存器文件的整体性能，便需要加快读出位线上的充放电速度，传统的方法采用敏感放大器来检测该位线电平的变化。当存储器容量过大是，采用将存储器分组的方式，利用多个小容量的存储器构成一个大的存储器，但该方法需要而外的多路选择器等其他逻辑来支持。
在多端口寄存器文件的设计中，存储单元一般采用单位线结构来得到高密度。采用单位线结构内核的寄存器文件的读出时序中，首先位线是会被预先充电到一个较高的电平，之后当地址译码产生了有效的字线信号，存储单元才会根据存储的数据来判断输出位线是否需要放电。由此可以通过增大内核中放电路径上晶体管的尺寸来加速放电。但此时晶体管的源极和漏极的电容也相应的增大，不仅使得位线充电变慢而且增加了功耗。同时对于单位线敏感放大器的设计也是一个关键的难点。
随着集成电路工艺的不断发展，在深亚微米工艺下，特别是90nm及90nm以下的工艺，由互连所引入的寄生参数对电路的性能产生了更大的影响。这样使得采用先进工艺对寄存器文件中读出逻辑上位线的负载电容的影响更为严重。
为了减小位线负载电容的影响，也有很多专利和文章对其进行了说明。其中公开号为5495440的美国专利Semiconductor memory device having hierarchical bit linestructure便提出了层次化位线结构的方法。该方法通过对存储单元分组来得到字位线来降低位线上的电容的影响。
【发明内容】
本发明的目的在于，为了克服传统的通过增大内核中放电路径上晶体管的尺寸来加速放电的方式由于晶体管的源极和漏极的电容也相应的增大，不仅使得位线充电变慢而且增加了功耗，同时单位线敏感放大器的设计也是一个关键的难点，以及采用亚微米工艺对寄存器文件中读出逻辑上位线的负载电容的影响更为严重问题，从而提出一种用于分割高速低功耗寄存器文件中位线的电路。
本发明面向高速低功耗寄存器文件，将高负载电容的位线进行分割，降低了负载电容和寄生电容对电路性能的影响，在加速了位线放电速度的同时避免了采用增大晶体管尺寸所引入功耗增加的问题。同时对位线的充电过程也被分段进行，减小了位线上充电的峰值电流，避免了采用较宽的金属线所引入更高寄生电容的问题。本发明提出折叠式位线分割方法用来降低位线分割级联引入的额外延迟。
本发明通过提供一种位线缓冲器，来对高负载位线进行分割来达到加速放电的目的，同时降低整体寄生参数以及负载电容对该位线放电速度地影响。相应的提供了折叠式的位线分割方法进一步降低由于分割级数过多所产生的延迟效应。
根据本发明，提供了一种用于位线分割的缓冲器，包括：位线电平检测电路和放电控制电路。
位线的电平由非门直接构成。该非门用于检测前级位线上电平信号，输出与前级位线电平相反的信号。
位线放电控制电路由漏极开路的NMOS晶体管构成。通过前级位线电平检测决定下级位线是否放电。
漏极开路的NMOS管被非门所驱动，由于其尺寸比内核中放电路径上的晶体管大，所以前级位线如果决定下级位线需要放电则通过该漏极开路的NMOS管对下级位线进行放电，放电速度将会大大提高。如果前级判定NMOS关断，则不需要放电。若下级位线需要单独放电时所放电的负载电容仅仅为以前的二分之一，从而大大加快了放电速度。
根据本发明，通过将位线分段，位线的充电也被分段进行。为了保证位线上的数据的正确性以及电路的可靠性。前级位线必须充电完成后级位线才可充电。这便是分段充电机制的整体思想。通过将原来较长时间的充电划分为相应级数的时间片来对各段位线进行充电。
由于位线被分段，前级位线的充电速度也被加快，从而不会对整体充电速度造成影响。反之，由于充电电容的减小可以适当调整充电晶体管的尺寸来降低充电电流。
本发明的优点在于，利用用于分割高速低功耗寄存器文件中位线的电路与分段的位线串联有效提高了分段位线的放电时间，同时结合针对每段位线分别充电的方法实现了快速充电，从而有利于快速读取寄存器文件内容。
【附图说明】
图1示出本发明中用于分割位线缓冲器的电路图；
图2示出本发明中用于分割位线缓冲器的波形图；
图3示出本发明中第一实施例中位线分割的原理图；
图4示出本发明中第一实施例中位线分割的时序图；
图5示出本发明中第二实施例中位线分割的原理图；
图6示出本发明中第二实施例中位线分割的时序图。
【具体实施方式】
下面结合附图和具体实施例对本发明进行详细的说明。
图1示出本发明中位线缓冲器的电路图。P1与N1组成非门，输入端IN接前级位线。该非门的输出连接晶体管N2的栅极(节点B)，控制N2是否对输出端OUT接入的下级位线进行放电。其中漏极开路的晶体管N2的尺寸较大，有利于加速下级位线的放电速度。
图2示出了本发明中位线缓冲器的波形图。图2(a)示出了输入位线开始放电导致下级位线放电的波形图。从图中可以看出由于N2使得下级的放电速度得到了很大的提升。图2(b)示出了前级输入位线无变化时下级位线单独放电的波形图。由于后级位线负载电容的降低从而也使得放电速度得到加快。
图3示出了根据本发明第一实施例中采用图1所示缓冲电路对32字×1比特的一个寄存器文件进行2段位线划分的原理图。当读字线信号有效时，寄存器存储单元10中的存储单元控制读位线是否放电。图3中寄存器存储单元10，寄存器存储单元30由16个1比特存储内核组成。寄存器存储单元10中16个单元的读位线连在一起构成了位线的第一级读位线1。寄存器存储单元30中16个存储单元的读位线组成了位线的第二级读位线2。两级位线间用位线缓冲器20连接。晶体管P2和晶体管P3分别对两级位线充电。
图4示出了本发明第一实施例中位线操作的时序图。图中预充电1和预充电2分别控制晶体管P2和P3对读位线1，读位线2两级位线充电。预充电1和预充电2在通过划分时间来达到分段充电的目的，从而保证了位线上的正确逻辑。当寄存器存储单元10中16个存储单元中任意一位有效时(如图4中读字线1)，读位线1开始放电，从而开启本发明中的缓冲电路对下级位线读位线2进行放电。
图5示出了本发明第二实施例中位线分割的原理图。该图是采用本发明中的缓冲电路对48字×1比特的寄存器文件进行三段位线划分的原理图。图5中寄存器存储单元10，寄存器存储单元30，寄存器存储单元50为16个1比特存储单元构成。16个存储单元输出位线相互连接在寄存器存储单元10，寄存器存储单元30，寄存器存储单元50中分别形成三段位线读位线1，读位线2，读位线3。前半部分的相邻两级位线读位线1和读位线2间正向插入位线缓冲器20，后半部分相邻两级位线读位线2和读位线3之间反向插入位线缓冲器40。
图5示出的发明实施例并没有采用级联的方法来实现位线结构的划分。通过将本应插入第二级和第三级位线中的缓冲器反向，同时在第二级进行输出，达到了三级转化为二级的实际效果，即第三级相当于第一级。
该折叠式位线划分技术通过将位线对折，在位线中段进行输出的方式得到降阶的效果。使得图5中实际的放电延迟仅为二级划分的放电延迟。图6示出了三级位线划分位线的时序图。记等效最优划分级数为N，实际划分级数为M。可以得到N＝[M/2]+1。通过该式可以看出，即通过折叠式的位线划分方法在级数划分较多的情况下可以使级联所引入的延迟降低为原来的一半。对于一般寄存器文件而言位线的二到三级划分都应该能满足要求。
最后所应说明的是，以上实施例仅用以说明本发明的技术方案而非限制。尽管参照实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，对本发明的技术方案进行修改或者等同替换，都不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围当中。