可降低外延时自掺杂的外延片衬底、 外延片及半导体器件 【技术领域】
本发明涉及一种可降低外延时自掺杂的外延片衬底、 外延片及半导体器件。背景技术 对于半导体器件来说， 需要外延层具有完美的晶体结构， 而且对外延层的厚度、 导 电类型、 电阻率及电阻均匀性等方面均有一定的要求。 半导体的电阻率一般随着温度、 掺杂 浓度、 磁场强度及光照强度等因素的变化而改变。
对于外延层与衬底的组合及产品规格是由后道产品应用所决定。 电路与电子元件 需要在外延片上制作完成， 不同的应用如 MOS 型中 PMOS、 NMOS、 CMOS 和双极型中饱和型和非 饱和型。随着集成电路设计朝向轻、 薄、 短、 小及省电化的发展趋势， 行动通讯、 信息家电等 产品无不力求节约能源消耗， 对于外延产品要求也不断提高。解决外延片电阻率的变化分 布问题， 不仅可以满足外延片轻、 薄、 小、 省电发展趋势， 还可以提高外延片后道电子元件的 使用率， 有效降低客户端的产品成本。
衬底， 也称为基板。 目前大量使用的同质外延片中， 衬底与外延层的主体构成的元 素相同， 均为硅。掺杂剂主要有 n 型元素及 p 型元素。n 型元素包括砷 AS、 锑和磷 (PH) ； p 型元素主要是硼元素。
现有的外延片， 衬底与外延层两者掺杂剂的种类和浓度不相同。如常用的一种外 延片， 其衬底为 N 型， 即衬底中掺杂 n 型原子磷、 砷或锑中的一种或几种 ； 其外延层掺杂有 p 型原子硼。在外延片的生产过程中， 存在着普遍的自掺杂现象。自掺杂是由于热蒸发或者 化学反应的副产物对衬底的扩散， 衬底中的硅及杂质进入气相， 改变了气相中的掺杂成分 和浓度， 从而导致了外延层中的杂质实际分布偏离理想的情况。 按产生的原因， 自掺杂可分 为气相自掺杂、 固相外扩散及系统自掺杂。气相自掺杂的掺杂物主要来自晶圆的背面和边 缘固相外扩散。固相外扩散的掺杂物主要来自衬底的扩散， 掺杂物在衬底与外延层的接触 面由衬底扩散至外延层。系统自掺杂的掺杂物来自气体晶片， 石墨盘和反应炉腔体等外延 片生产装置的内部。
由自掺杂的产生原因可看出， 外延片生产过程中， 尤其是气相外延的生产方法中， 自掺杂现象难以避免。
如图 1 所示为一种外延片的示意图， 由于自掺杂的影响， 一般情况下， ①处相对于 外圈电阻率最高， ②、 ③、 ④、 ⑤处次之， 最边缘的⑥、 ⑦、 ⑧、 ⑨处阻值相对更低。 有些情况下 也会存在边缘处电阻率高于靠近圆心处电阻率的情况。 衡量电阻均匀性的标准通过计算公 式可算出， 计算公式 ： 电阻率均匀性＝ (MAX-MIN)*100％ /(MAX+MIN)， MAX 为 9 个点中最大 电阻率数值， MIN 为 9 个点中最小电阻率数值。通过此计算公式计算得出的均匀性数值越 小， 则其均匀性越高， 外延片质量越高。
目前， 对于外延片的电阻率均匀性可以接受范围小于 5％。而现有技术中的外延 片， 其电阻率均匀性最低也仅能达到 2.5％， 按照现有技术生产， 电阻率均匀性数值难以再 降低。
衬底中的杂质与外延层的杂质的互相扩散， 降低了外延层的电阻均匀性。如何提 供一种可降低外延层生产过程中的自扩散衬底， 以改善外延层电阻率均匀性， 一向是业内 比较难以克服的问题。发明内容
本发明的目的是为了克服现有技术中的不足， 提供一种可降低外延时自掺杂的外 延片衬底。
为实现以上目的， 本发明通过以下技术方案实现 ：
可降低外延时自掺杂的外延片衬底， 包括衬底本体， 其特征在于， 所述衬底本体背 面具有二氧化硅层。
优选地是， 所述的二氧化硅层厚度为 3-7um。
优选地是， 在衬底本体正面设置有单晶硅层。
优选地是， 所述的单晶硅层为三氯硅烷与氢气在 900℃～ 1050℃下反应， 反应生 成的单晶硅沉积在衬底本体正面形成。
优选地是， 所述的三氯硅烷与氢气通入反应腔内， 氢气的流速为 120-170slm/s。 优选地是， 所述的单晶硅层厚度为 2-5μm。
优选地是， 所述的衬底本体为 N 型。
优选地是， 所述的 N 型衬底本体掺杂有砷、 磷及锑中的至少一种元素。
优选地是， 所述的衬底本体为 P 型。
优选地是， 所述的 P 型衬底本体掺杂有硼。
本发明的第二个目的是提供一种外延层电阻均匀性高的外延片。
外延片， 其特征在于， 包括前述的可降低外延时自掺杂的外延片衬底。
本发明的第三个目的是提供一种半导体器件。
半导体器件， 其特征在于， 包括前述的外延片。
外延层电阻率均匀性是衡量一个外延生产企业实力的重要指标之一， 是一种制程 能力高低的衡量指标。 电阻率均匀性优良会保证后面工艺外延片上的每一个器件电性符合 要求。若外延片电阻率均匀性不良， 在后续工艺过程中， 会大大增加边缘器件报废率， 增加 工艺成本及降低集成电路产品品质。
本发明中， 在衬底本体背面设置二氧化硅层、 正面设置单晶硅层， 可将衬底本体与 外延层隔开， 因此可防止衬底本体与外延层产生自掺杂现象。防止衬底本体中的掺杂剂进 入外延层， 可提高外延层的电阻率均匀性。
使用本发明中的可降低外延时自掺杂的外延片衬底生产的外延层， 其电阻率均匀 性可以做到＜ 1.5％。相比于未使用本发明的可降低外延时自掺杂的外延片衬底生产的外 延层， 可大幅提高外延层电阻均匀性。 使用本发明中的可降低外延时自掺杂的外延片衬底， 可降低后续生产成本， 提高产品品质。
附图说明
图 1 为一种外延片电阻率测试点示意图 ； 图 2 为本发明中的实施例 1-4 中的可降低外延时自掺杂的外延片衬底结构示意图。
图 3 为本发明中实施例 5-8 的外延片结构示意图。 图 4 为本发明的实施例 9-12 的可降低外延时自掺杂的外延片衬底结构示意图。 图 5 为本发明的实施例 13-16 的外延片结构示意图。具体实施方式
下面结合实施例对本发明进行详细的描述 ：
实施例 1-4
图 2 为实施例 1-4 中的可降低外延时自掺杂的外延片衬底结构示意图。如图 2 所 示， 可降低外延时自掺杂的外延片衬底， 包括衬底本体 1， 在衬底本体 1 背面设置有二氧化 硅层 4。衬底本体 1 既可以是 N 型， 即掺杂有砷、 磷或锑元素 ； 所述的衬底本体 1 还可以是 P 型， 即掺杂有硼元素。
衬底本体背面的二氧化硅层可使用 APCVD( 常压化学汽相沉积 ) 方法来完成衬底 背封结构层二氧化硅。
化学反应方程式 ： SiH4+2O2 → SiO2+2H2O
二氧化硅使用 WJ 机台， 使用此机台在于采用低温工艺， 反应器结构相对简单， 沉 积速率快。在半导体制程上， 化学汽相反应的环境， 基本上分为气体传输、 热能传递及反应 进行三方面， 亦即反应气体被导入反应器中， 由扩散方式经过边界层 (boundary layer) 到 达衬底表面， 而由衬底表面提供反应所需的能量， 反应气体就在衬底表面产生化学变化， 生 成固体生成物， 而沉积在衬底表面。
实施例 1-4 均为重掺砷衬底本体， 实施例 1-4 中在衬底本体背面设置有 3μm、 4.6μm、 5.5μm、 6.8μm 二氧化硅层。
实施例 5-8
图 3 为实施例 5-8 中的外延片结构示意图。实施例 5-8 分别使用实施例 1-4 中的 衬底。如图 3 所示， 外延片， 包括图 2 所示的衬底， 在衬底本体 1 正面生长外延层 3。所述衬 底包括衬底本体 1， 在衬底本体 1 背面设置有一层二氧化硅薄膜 4。外延层 3 设置在衬底本 体 1 正面。
对比实施例 1-4 中， 在重掺砷衬底本体背面未设置二氧化硅层， 外延层直接在衬 底本体正面生长。
实施例 5-8 与对比实施例 1-4 的外延层电阻均匀性对比数据如表 1-4 所示。每一 组对比中， 均选用同一批次生产的两片衬底本体， 一片在背面设置二氧化硅层后再生长外 延层 ； 另一片直接在正面生长外延层。 外延层生长工艺均相同。 检测点为如图 1 所示的 1-9 个点。
表1：
表2：
表3：
表4：点1 点2 24.1558 23.8145 点3 23.7458 23.1207 点4 24.0196 23.5376 点5 24.0623 23.5253 点6 23.459 22.015 点7 23.698 22.95 点8 23.698 22.56 点9 23.587 22.648 AVE 23.840 23.209 UNI 1.463％ 5.769％实施例 8 对比实施例 424.1366 24.7104表 1- 表 4 中， 点 1- 点 9 列分别表示 9 个点处的电阻率， 单位 ： 欧姆· 厘米。AVE 列 表示这九个点处的电阻率平均值。UNI 列表示电阻均匀性， 即按照电阻率均匀性公式 ： 电阻 率均匀性＝ (MAX-MIN)*100％ /(MAX+MIN) 计算的数值。
从表 1- 表 4 的数据可以看出， 使用实施例 1-4 中的衬底， 生长的外延层电阻均匀 性更高。
实施例 9-12
图 4 为实施例 9-12 中的可降低外延时自掺杂的外延片衬底结构示意图。如图 4 所示， 可降低外延时自掺杂的外延片衬底， 包括衬底本体 1， 在衬底本体 1 背面设置有一层 二氧化硅薄膜 4。衬底本体 1 正面具有单晶硅层 2。单晶硅层 2 的厚度为 2-5μm。其具体 厚度可根据外延片的总体厚度、 衬底本体的厚度确定。衬底厚度越高， 则单晶硅层也越厚。 后续生产中， 在单晶硅层 2 表面生长外延层。
衬底本体 1 既可以是 N 型， 即掺杂有砷、 磷或锑元素 ； 所述的衬底本体 1 还可以是 P 型， 即掺杂有硼元素。
实施例 9-12 均为重掺砷衬底本体。 实施例 9-12 中， 分别在衬底正面设置有 2μm、 2.6μm、 3.5μm、 4.8μm ； 在衬底本体正面设置有 3μm、 4.6μm、 5.5μm、 6.8μm 单晶硅层。
实施例 13-16
图 5 为实施例 13-16 中的外延片结构示意图。如图 5 所示， 实施例 13-16 分别使 用实施例 6-9 所示的可降低外延时自掺杂的外延片衬底， 在单晶硅层 2 表面形成外延层 3。 单晶硅层 2 设置于衬底本体 1 与外延层 3 之间。
对比实施例 5-8 中， 在衬底本体背面未设置二氧化硅层、 正面未设置单晶硅层 ； 外 延层设置在衬底本体正面。
实施例 13-16 的外延层与对比实施例 5-8 中的外延层电阻均匀性对比数据如表
5-8 所示。 每一组对比中， 均选用同一批次生产的两片衬底本体， 一片在正面设置单晶硅层， 同时在背面设置二氧化硅层后， 再在单晶硅层表面生长外延层 ； 另一片直接在正面生长外 延层。外延层生长工艺均相同。检测点为如图 1 所示的 1-9 个点。
表5：
点1 实施例 13 对比实施例 5 24.4726 24.9485 点2 24.105 24.6881 点3 24.1276 24.3615 点4 24.1758 24.6127 点5 24.2808 24.6026 点6 24.106 22.365 点7 24.156 23.156 点8 24.159 23.15 点9 24.145 22.956 AVE 24.192 23.871 UNI 0.757％ 5.460％
表6：点1 点2 24.0169 23.7183 点3 23.5122 23.3481 点4 23.6701 23.8769 点5 23.7698 23.7711 点6 23.562 23.351 点7 23.547 22.645 点8 23.645 22.566 点9 23.542 21.645 AVE 23.661 23.177 UNI 1.062％ 4.903％实施例 14 对比实施例 623.6841 23.6703
表7：点1 点2 23.947 23.5627 点3 23.4969 23.0847 点4 23.8295 23.7695 点5 24.0393 23.5468 点6 23.4489 21.15 点7 23.45 21.65 点8 23.6 21.45 点9 23.65 21.025 AVE 23.713 22.545 UNI 1.243％ 6.127％实施例 15 对比实施例 723.9592 23.6648
表8：表 5-8 中， 点 1- 点 9 列分别表示 9 个点处的电阻率， 单位 ： 欧姆·厘米。AVE 列表 示这九个点处的电阻率平均值。U NI 列表示电阻均匀性， 即按照电阻率均匀性公式 ： 电阻 率均匀性＝ (MAX-MIN)*100％ /(MAX+MIN) 计算的数值。
从表 5- 表 8 的数据可以看出， 使用实施例 9-12 中的衬底， 生长的外延层电阻均匀 性更高。
发明人通过实验发现， 本发明通过设置二氧化硅层、 单晶硅层及多晶硅层， 可将衬 底本体中的掺杂剂封闭在其内， 可防止外延时挥发而产生自掺杂现象。无论是掺磷、 锑， 还 是掺硼， 本发明均可起到以上有益效果。无论是重掺衬底本体、 轻掺衬底本体， 均具有改善 外延层电阻均匀性的效果， 且可将电阻率均匀性数据降低至少一个百分点。
本发明中的实施例仅用于对本发明进行说明， 并不构成对权利要求范围的限制， 本领域内技术人员可以想到的其他实质上等同的替代， 均在本发明保护范围内。