图1示出一本发明的变流器系统，它具有三个变流器3、4和5，在
它们的输出端9、10和11上加有一交流电压。在图1中示出的实施例设计
中，变流器3、4和5振动子换流器。但它们也可以是变流器。在后者的
情况时，在变流器3、4和5的输出端9、10和11上加有直流电压。由一
电源网1对变流器3、4和5供电。为产生直流电压及直流电流或产生具
有相应频率的交流电压及交流电流，变流器3、4和5具有可实施通和/或
断控制的大功率半导体器件。由一自动化设备2对变流器3、4和5的大
功率半导体器件进行控制和协调，该设备通过光缆12与变流器3、4和5
的智能接口6、7和8连接。自动化设备2的控制指令通过智能接口6、7
和8传递给相应的变流器3、4和5的大功率半导体器件。
智能接口6、7和8被同步。如果仅有一个变流器或变流器可以相互
不受影响地切换时，则功率部分的同步不起作用。因此本发明的解决方案，
主要涉及的是对一种快速串行总线系统的应用，而不是为实现控制和调节
部分与功率部分的耦合而采用的多个单独连接，其中变流器的规格大多为
例如2米×1米×2米。
对于串行传输来说，没有使用如Ethernet(以太网)、Profibus等标准传
输协议，这是因为在这些协议情况下，尤其是在处理信息时，不能保证至
最后1微秒的调取。替代上述协议确定了一种独特的协议，该协议可与自
身的情况相适应。
作为与时钟脉冲恢复相结合的用于串-并行转换的硬件基础，使用
AMD公司的一种开关电路对：TAXIchip(R)AM7968和AM7969。这些开
关电路决定信息的串行编码。也可以使用另一种具有类似特性的串-并行
转换取代上述开关电路对。
TAXIchip开关电路的并-串行和串-并行转换的特征是：
-对一并行字节(8位)的编码是在10个串行位信息中从两个所谓的4位-5
位编码来进行的。
-串行信息为此是这样得到的，应使不多于三个相同的位信息顺序排列。
在最迟3个串行位之后，在串行侧出现一信号变换。因此通过锁相环电路
可从串行信息中实现移位时钟脉冲的时钟脉冲恢复。
-某种基于4位-5位编码作为数据码从未出现过的信号变化被判定
为同步符号。由此可实现串-并行转换的字节同步。在串-并行转换的每
一字节中，也包括在同步符号接收的情况下，将在集成电路中产生两个选
通脉冲信号的一个，要么是指令选通信号要么是已识别的数据编码中的数
据选通信号。
-串行信号的非数据编码的特定的编码被看作命令编码。在所应用的带有4
位-5位编码的8位数据宽度中有10个有效指令编码。这些编码在根据本
发明的解决方案中作为数据帧(数据电报的开始和结束标志)。
-在串行信号中出现的既不属于同步符号，也不属于命令编码和数据编码
的某些编码将被判定为数据传输干扰(扰乱)且在集成电路的一个针上用选
通脉冲同步显示出。
-也可以采用一相应的5位/6位编码传输每个数据字9或10位。这种方式
在本发明的解决方案中未采用。
选用的串行信号的波特率为40兆波特。该波特率相当于2个16位字/
微秒的数据率。
所有要传输的数据被安置在电报中。电报以一命令字节开始和结束，
该字节由TAXI芯片进行识别。
在电报开始的命令字节之后的最初的5个数据字节对电报通信的硬件
控制具有特殊的意义：
-一个字节发送器码(4位)和优先级(最多4位，使用3位)
-两个字节的信息目标地址，16位中的每一位分配给一个站，由此可对一
个、多个或全部站进行编址。
-一个字节的占6位的信息缓冲器编号及一位有关在接收时是否应启动中
断的信息。
根据信息缓冲器编号，数据被写入接收站的正确的随机存取存储器
(RAM)区中(中央处理器(CPU)-随机存取存储器(RAM)的一部分)，通过直
接存储器存取(DMA)存取。因此为将数据交连在正确的工作范围内不必付
出软件代价。
-一个字节作为保护用于重复具有异或掩码和浮动位的缓冲器编号。只有
当该字节与上一个字节相吻合时，电报才有效。对此的检验通过硬件来进
行。
在电报头上的其它字节为进行软件处理具有标准有效位：控制、识别
数、过程数、长度。这里还要考虑，如何来识别软件方面未充分传送的电
报。问题是：在硬件接收时要马上将数据信息写入目标RAM中。一旦在传
输过程中出现干扰，则将不继续进行数据写入。在与前面的RAM内容交叠
时，则会产生不一致的信息。不一定非得启动显示干扰和用软件计算该干
扰的中断。为用一处理程序实现对数据一致性的识别，选用了下述的报头
信息设置：
-两个字节电报长度，字长16位。在信息处理之后可在此处置0。如果传
送新的数据，则此处不是0。由此可以识别：具有新的数据。这是用于数
据处理的一种号志功能。
-两个字节电报识别数。相继排列的电报不应有相同的识别数，出于简便
起见，这些数应是不断递增的。由此一方面可识别是否有电报丢失，另一
方面则可识别是否接收到一个新电报。
-在有干扰时例如仅长度被传送，则基于该未被改变的识别数可识别出没
有传送新的数据。
-在数据开始+电报长度的位置上，识别数如前重复出现。这是用于识别
数据一致性的关键的机理。若识别数前后不一样，则该电报要么仍处于传
送中，要么因误码而中断。
每一个站可在任何时刻发送，不存在主站或者主传送。
当一电报在环形回路中运行时，则在每个站对该电报的开始-控制字
节之后的第一个数据字节中的优先级加以记录。该电报被接收且在滞后两
个字节后重又发送给环形回路中的下一站(回波)。此点与该电报是否对每个
站寻址的问题无关。
在一个站上有一发送要求在等候时，如果识别出接收电报或回波电报
具有相同的或更宽的优先级，则这一发送要求被硬件推迟。只有当该回波
电报发送完毕之后，该待发送的电报才被送出。这些都是通过硬件处理实
现的。
当待发送的电报的优先级高于一在接收或回波中被识别的电报时，则
对该回波电报不予以考虑而马上开始该待发送电报。在环形回路中，低优
先级电报的发送站根据运行的回波识别出，在单身的电报最终被接收之前
另一电报已开始发送。据此，该站在高优先级的电报接收或回波完毕后从
头开始重复发送请求。
相同的机理同样也适用于当两个站同时开始发送并且基于在环形回路
中的传送时间的缘故相互不能确定此点时。在电报具有相同优先级时，则
站号作为优先级起决定作用。
控制和调节部分根据软件算法(例如：具有后续控制数组的面向字段的
调节)求出各功率阈位置的时间点及时间。其中功率阀的位置被编码传递，
例如在三点变流器中用二位实现控制四个阀的有效组合。
在一个电报中，则从控制和调节部分向功率部分传输多个连续的在软
件的取样时间内计算出的、具有阀位置和时间点及时间的阀控制指令。与
这些信息相联系的是用于模控制信息和模拟值采集的取样信息。
在功率部分中，对控制信息进行处理，其中在电报接收时经软件被写
入一先进先出缓冲器中的时间差或时间点和控制信息在某个时间后被顺序
读出。一时间计数器(硬件)可实现正确的控制时间点，其精度小于1微秒。
当用于模拟值触发的信息从该先进先出缓冲器中读出时，通过硬件来锁存
一积分器。在功率部分中将产生一电报，使控制和调节部分中触发取样时
间中断。在另一个出于时间上的原因而在其后产生的电报中发送模拟值，
该模拟值在控制和调节部分的取样时间中断中被采用。
该时间管理(Zeitregime)因此是由功率部分中控制信息的处理决定的。
在功率部分中，具有大量的硬件电路用于电报接收和电报产生，在一
个可自编程的逻辑开关电路中(Xilinx型LCA)加以实现。开关信息的产生同
样可通过另外一个LCA来实现，对模拟值的采集和数字积分也是如此。采
用LCA在技术上是相宜的并且由于基于要适应不同的设计(阀的数量)有时
是绝对必要的，但根据本发明的解决方案却并不是绝对必要的。
在功率部分中有一CPU(中央处理单元，微处理器)即SABC165，具有
芯片功能的16位控制器，用于对电报数据进行软件处理、检验、转接至逻
辑电路中以及部分用于控制和调节部分的算法。该CPU配备有外部RAM
256k字节以及外部快速EPROM(可擦可编程只读存储器)。
在子站中也采集诸如门开关等(两级监控)及用于在预充电时对继电器
的控制等控制和调节的辅助信号。另外，从这些硬件部件输出信息和传输
信息到这些硬件部件是通过并利用软件计算电报实现的。
在自动化系统中具有用于电报产生和处理(LCA)的相同电路。也具有相
同的CPUC165用于电报的软件计算。对用于控制和调节的中央CPU的耦
合，在本情况时，中央CPU为由SIMADYN-D组成的CPU组件PM4，则
采用直接存储器存取(总线耦合)。其中用于电报处理的LCA由两条CPU总
线相互独立地起动。还备有在同时或冲突存取时用于避免冲突的电路。通
过另一与电报控制时相同的在LCA中实现的专用电路，可通过PM4-总线
(LE总线)直接地将外部RAM内容写读到C165中。因此由软件数据交换实
现对控制和调节部分的电报通联。
当多个具有控制和调整部分的功率部分与根据本发明的环形总线连接
时，则它们在迄今为止所介绍的解决方案中尚未被同步。亦即：每一功率
部分都有其自己的时间管理(Zeitregime)。当不需要对功率部分进行同步控
制时，例如在控制不同的电动机时，此点是可能的。但这也随之带来诸如
浮动取样时间的问题。
当多个空间分隔的功率部分(功率柜)被接至同一用电器(电动机)或从
同一电网接出时，在这些功率部分中的时间的同步是绝对必需的。
甚至在对不同的用电器或电网相位进行控制时，也希望在多个功率部
分中实现时间同步，因为由此可避开浮动采样时间的问题。
根据迄今介绍的本发明的解决方案，是基于对阀控制信息的处理进行
功率部分的时间管理的。控制和调整从属于时间管理。
出于对功率阀控制的考虑，功率部分中的时间同步的精度应至少好于
10微秒，可采用补偿电感线圈克服这一数量级的不精确度。由于有时在阀
控制频率较高时，例如用IGBT晶体管即可实现此频率，希望最大限度地减
小此补偿扼流及敏感的电流差调节，故实现的时间差应大大好于1微秒。
本发明的解决方案在不使用附加技术的条件下可实现在最坏情况极限时的
邻近站的精度为±50毫微秒，而在环形回路中的远端站的精度为±站数×
50毫微秒。所采用的20MHz的系统时钟脉冲对CPU系统是标准的并且适
于由LCA处理。
而且当控制和调节部分位于多个功率部分中的一个中且在那里不使用
串行总线而直接与功率部分连接，但第二个功率部分(功率柜)必须与第一个
功率部分连接时，则采用本发明的时间同步方案也是必要的。
在环形回路中的一个站为主定时器且包括一计时器，该计时器至少越
过两个最大的采样时间来复制时间。此外，计时器还能循环。计时的分辨
率例如为250毫微秒。具有16毫秒循环时间的计时器具有16位的位数。
从主定时器开始，所有的站被同步。
每隔例如128微秒形成一个时间脉冲。该时间脉冲是由主定时器的相
应的下计数器部分的过零触发形成的，在这种情况下是下9位。确切地说，
时间脉冲在过零之前1020×50毫微秒时产生，亦即在过零前计数例如为
204时产生。
主定时器以与电报控制相同的时钟脉冲工作。由此应用了一50毫微秒
的系统时钟脉中，用该系统时钟脉冲时每第五个脉冲前沿起着启动开关的
作用。这是用同步触发器的一中央启动信号实现的。该启动信号被简称为
CLKL(电报通信LX用时钟)，对20MHz的中央时钟脉冲用CLKC表示(这
里的“C”也用来表示CPU)。
每当该时间脉冲周期产生时，与通常运行的电报通信无关，发送由两
个字节组成的短信息，其中：
-一个字节是时间脉冲的4个识别-控制字节中的一个，
-一个数据字节，具有(当所有位被置位后)内容255。
通常运行的电报通信毫无干扰地对该时间信息进行处理。对于一个激
活的电报产生器来说，将在这一时间中中断数据的产生，以便作为回波继
续传递时间脉冲。对电报接收来说，时间脉冲起着信息间歇的作用。
时间脉冲根据其控制字节被识别出。接收站具有的时钟脉冲相位与发
送站不同步并且其时钟脉冲的容限为±1‰。
但在接收器的TAXI芯片中经串-并行转换之后的选通脉冲信号却是
用发送器的时钟脉冲相位，即串行信号的时钟脉冲相位产生的。
在接收器中有一用于将数据字节与接收器的时钟脉冲相位同步的电
路。时钟脉冲相位在这里尤其系指在串-并行转换(由发送器的时钟脉冲决
定)成中央启动时钟脉冲CLKL后的选通脉冲及数据变换的相位。电报处理
与该CLKL同步工作并且与CLKL同步将电报继续发送给环形回路中的下
一站。CLKL的周期为250毫微秒。用于处理CLKL的中央时钟脉冲为50
毫微秒。
该用于同步的电路考虑了一发送站和自身时钟脉冲间的最大为±1‰
的时钟脉冲频率差，该差表明：当发送的时钟脉冲较高时，信息必然就越
滞后。直至电报结束不得有数据丢失。
该同步电路提供脉冲，并包括在电报通信运行中必要的1个CLKL-
周期的附加滞后，利用该脉冲可使计数器归零和起动，该计数器由将时间
脉冲-控制字节的串-并行转换成CLKL的转换器上的选通脉冲求出时钟
脉冲相位。这一计数器用系统时钟脉冲CLKC(50毫微秒)工作并求出在至50
毫微秒范围内单位为0至9的滞后。由于以系统时钟脉冲50毫微秒来计数，
因此得出的不确定度为50毫微秒。
这时由接收的时间信息减去由于接收信号对CLKL信号同步而产生的
该滞后值。该时间信息从时间-控制字节(第9位到第2位)以及控制字节(第
1位和第0位)之后的一字节中提取出。主定时器此时已发送出信息1020，
变成二进制为1111111100，参见上文。
除此之外，还要从时间信息中减去-9位的预先给定的常数值，该值
包括：
-因内部处理而引起的环形回路内的串行输入信号到串行输出信号的滞后
常量，
-因物理上的滞后而引起的从发送器到接收器的串行信号的渡越时间，尤
其是在光缆中的渡越时间。
利用这一时间信息，在CLKL同步时刻装入并起动一10位宽的计数
器，该计数器用系统时钟脉冲CLKC来计数。在达到过零点时该计数器停
止。该过零操作在此处是在50毫微秒CLKC时钟脉冲范围内与主定时器的
过零同步实现的。这便是在该站中的定时器的调节脉冲。
作为回波的时间信息被继续发送，而且还包括如上所述的经校正的时
间信息。下一个站在考虑到下述两个因素的条件下再次对该时间信息校
正：用于处理对接收的信息的相位进行同步以及信号的渡越时间。因各站
的CLKC时钟脉冲的不能确定的相位造成的50毫微秒的误差将被累加并决
定精度。
(若该精度因CLKC也应得到改善的话，则该CLKC必须由一与接收的
信息同步的锁相环电路形成。但这一点在本实施例中既未实现也未被看作
是必要的)。
利用该定时器的调节脉冲，以50毫微秒(CLKC)的精度确定出时间点。
在该时间点，定时器在250毫微秒分辨率的情况下在下面的例如第9位时
应过零。在存在时钟脉冲频率差的情况下，计数器可具有一偏离0的位置，
而确切地说，在持续接收时间信息的情况下，此偏差是很微小的。
该计数器位置和接至定时器的预除器的偏差被收集在一寄存器中。
这时由于在等间距的时间点，例如每隔4毫微秒出现正的或负的偏差，
定时器的预除器视正的还是负的偏差从标准值5(50毫微秒的CLKC相对于
250毫微秒的分辨率)变为值4或6。同时，对于该时钟脉冲，该偏差在寄
存器中被计数(该寄存器为一计数寄存器)。
因此一个时间步距延续200或300毫微秒，接着仍是标准的250毫微
秒。
这一过程反复进行，直至实现偏差为0。在基于时钟脉冲的容限产生
的最大偏差情况下，在下一时间脉冲到达之前，必须实现0。
从用于计数器的预除器中推导出用于所有时间同步电路(这些电路不
用于电报通信)的中央启动时钟脉冲CLKE。该CLKE因此在所有的站中根
据上述精度同步运行。
通过一标准电报采用软件赋予初值，一次性地实现计数器在总时间上
的置位。在第一个时间脉冲时，计数器被启动。每个超出时钟脉冲容限的
偏差被判定为严重的系统故障。
本发明的变流器系统优选用于为电驱动装置供电和用于电网补偿。另
外，该系统还优选适用于兆瓦级的功率调节和调整的应用场合。
图2示出一本发明的变流器系统，具有两个用于控制及调节电动机17
的变流器，其中变流器13和14的输出被电感18和19分隔开。通过电网1
实现供电。与图1中所示的对变流器系统的调整相似，通过自动化设备2、
光缆12和智能接口15和16实现对变流器13和14的大功率半导体器件的
控制。
图3示出一具有两个变流器20和21的变流器系统，其中通过自动化
设备24实现对变流器20和21的输出端上的电压或电流的控制。该自动化
设备24与变流器20安装在一起并且直接控制变流器20的大功率半导体器
件。变流器21具有一智能接口25，该接口经光缆12与自动化设备24连
接。在自动化设备24中所产生的用于变流器21的大功率半导体器件的控
制指令经光缆12被传递给智能接口25，该接口根据来自自动化设备24的
控制指令控制变流器21的大功率半导体器件。通过电网1实现对变流器20
和21的供电。
图4示出本发明的一变流器系统，该系统用于控制与两个变流器31和
32串联的电动机30，所述变流器通过-电网1供电。由自动化设备34实
现对变流器31的控制，该自动化设备34同样也对变流器32实施控制，所
述变流器32通过光缆33和智能接口35与自动化设备34连接。由智能接
口35将自动化设备34的控制指令继续传递给变流器32的大功率半导体器
件。
图5同样示出一与两个变流器31和32串联的电动机30。其中通过电
网1实现供电。由自动化设备41对变流器31和32的大功率半导体器件进
行控制，该设备通过光缆40与智能接口42和43相连接。与变流器31和
32安装在一起的智能接口42和43将自动化设备41的控制指令继续传递给
变流器31和32的大功率半导体器件。