取样率转换系统 【相关申请的交叉引用】
本申请要求于2001年12月3日向美国专利商标局提交的、申请号为60/336650的临时申请的所有利益。
【发明背景】
【发明领域】
本发明一般地涉及视频信号处理系统，更具体地说，涉及用于删除数字视频信号处理所造成的不需要的伪像(picture artifact)的系统。
背景信息
在数字视频信号处理系统中，可能希望在各种像素域中进行操作。例如，在信号样点表示矩形网格上的点的正交像素域中操作，通常是有利的。在正交像素域中执行在屏幕显示处理，就不需要复杂的偏差校正方案来防止锯齿形边缘和视频重叠上的抖动。对于诸如画中画处理(“PIP”)之类的某些应用，使用正交像素域不仅使得不需要所述偏差校正方案(例如，用于引入图像压缩和重叠功能)，而且简化了诸如垂直滤波之类的操作。具体地说，垂直滤波通常使用帧梳状处理来执行，在帧梳状处理中，将来自一个场的像素与来自前一场(或帧)的像素作比较。即便可能，这种处理也极难在正交像素域外执行。
在某些情况下，可能需要从一个域转换到另一个域。例如，可能需要将某个信号转换到正交像素域(例如，行锁定的，突发锁定的)以便处理，然后又将其转换回到原来的非正交像素域。不同的像素域也可以视为不同的时钟域，其中，各域中的操作由各自相应的特定频率的时钟信号控制，并表现出特殊定时。在所述示例中，正交像素域是第一时钟域实例，而非正交像素域是第二时钟域实例。各种时钟域是可能的，并可以根据有利于所需的特定形式的数字信号处理的时钟域来选择。使用不同时钟或像素域的一个方面是，可能有必要在各时钟域之间进行转换。例如，为了将来自非正交像素域地数据转换到正交像素域，需要可变取样率转换器(“SRC”)。可变SRC采用连续调整的转换率，以便保持(i)每水平行数量恒定的输出样点，以及(ii)输出样点与水平同步信号之间预定的相位关系(甚至当每行输入样点数变化时亦如此)。类似地，为了将来自正交像素域的数据转换回到非正交像素域，需要第二可变SRC，在本说明书中称为可变逆SRC。
在某些系统中，第一SRC和第二SRC(或逆SRC)需要锁相环(“PLL”)，以便控制转换率。具体地说，控制SRC的PLL调整转换率，以便每水平行产生固定数量的输出样点(如858)。控制逆SRC的PLL调整转换率，以产生与SRC输入端取样率相匹配的输出取样率。在这种情况下，系统瞬时响应时间是两个PLL的响应时间的和。因此，使用多个PLL经常导致水平瞬变过程的恢复间隔延长，例如盒式磁带录像机(“VCR”)中磁头切换操作所造成的情况。而且，使用多个PLL需要额外的电路，而且还可能将干扰引入系统中。由此，这种干扰可能引起不需要的伪像被显示。
因此，需要这样一种数字视频系统，即可以避免上述问题，并因此防止系统瞬变响应时间和抗扰度劣化，同时还减少电路要求的系统。本发明解决了这些及其他问题。
发明概述
本发明包括：一方面认识到上述问题，一方面提供了一种用于解决所述问题的视频信号处理系统。更具体地说，根据本发明的一个方面，视频信号处理系统包括第一取样率转换器和第二取样率转换器。取样率转换器将来自第一时钟域的视频数据转换到第二时钟域。第二取样率转换器将来自第二时钟域的视频数据转换到第一时钟域。第二取样率转换器在将来自第二时钟域的视频数据转换到第一时钟域时利用取样率转换器产生的控制信号。
附图简述
结合附图，参照本发明实施例的如下说明，本发明的上述和其他特征和优点以及取得它们的方式将更加清楚，而可以加以更好地理解。
图1显示了适合实现本发明的示范性数字视频系统的相关部分；
图2显示了图1中SRC和逆SRC的其他示范性细节；
图3显示了图2所示SRC的相位控制器的其他示范性细节；
图4显示了图3所示SRC的相位控制器的示范性输出；
图5说明示范性SRC功能；
图6显示了图2所示逆SRC的相位控制器的基本形式的其他示范性细节；
图7显示了图2所示逆SRC的相位控制器的增强形式的其他示范性细节；
图8显示了图2所示的SRC的多相滤波器的其他示范性细节；
图9显示了图2所示逆SRC的多相滤波器的其他示范性细节；
图10和图11显示了根据本发明的第一组示范性仿真结果；
图12和图13显示了根据本发明的第二组示范性仿真结果；以及
图14和图15显示了根据本发明的第三组示范性仿真结果。
本说明书所给出的实例说明了本发明的优选实施例，但这样的阐述不应理解为以任何方式限制本发明的范围。
优选实施例的详细说明
现在参照附图，具体说是参照显示了适于实现本发明的示范性数字视频系统的相关部分100的图1。为了举例和说明，图1所示视频系统的部分100用于使能PIP功能。但是，如后续将作的讨论，图1所示的单元还可用于其他应用，如图形和/或其他在屏幕显示(“OSD”)应用。图1所示的单元可以例如包括在一个或多个集成电路(“IC”)中。
图1包括两个输入通道(即，用于主图像的一个通道和用于插入包括PIP的图像的一个通道)。主图像通道处理表示主图像的视频信号(即VID1)，还包括模数转换器(“ADC”)10、数字信号处理器(“DSP”)15和SRC20。插入图像通道处理表示插入图像或PIP的视频信号(即VID2)，包括ADC25、DSP30和SRC35。主图像通道和插入图像通道的输出提供给图1中的其余单元，其余单元包括DSP40、逆SRC45、DSP50和数模转换器(“DAC”)55。
工作时，ADC10和ADC25接收模拟格式的视频信号VID1和VID2，并将这些信号分别转换成数字格式。ADC10和ADC25的输入的视频信号VID1和VID2的行频可因正常的容差、如VCR磁带拉伸而变化。因此，ADC10和ADC25输出的每行样点数可能变化。ADC10和ADC25的输出信号分别提供给DSP15和DSP30，由其执行数字信号处理操作。
DSP15和DSP30的输出信号又分别提供给执行取样率转换操作的SRC20和SRC35。具体地说，SRC20和SRC35各自执行取样率转换操作，以将第一时钟域如非正交像素域的信号转换到第二时钟域、如正交像素域(如行锁定的、突发锁定的像素域)。为了将信号转换到正交像素域，SRC20和SRC35必须分别进行调整以适应信号的瞬时行频，这通常需要水平PLL(“HPLL”)。具有HPLL的SRC可以称为“行锁定的SRC”。SRC25和SRC35输出的经过转换的信号提供给图1中的DSP40，DSP40可以实现为PIP处理器。DSP40以数字方式处理转换信号(例如，为了启用PIP功能)，并将在正交像素域中处理过的输出信号提供给另一SRC，如图1中示范性实施例中的逆SRC45，由其执行逆取样率转换操作，具体地说，逆SRC45执行逆取样率转换操作，以将来自正交像素域的信号转换到非正交像素域。
根据本发明的一个方面，在执行逆取样率转换操作时，逆SRC45利用SRC20提供的信息，如图1中显示的控制或定时信号CTRL所示。通过利用这种信息，数据传送只需要一个时钟，这有助于消除产生不需要的伪像的可能性，伪像通常因使用多个时钟所致。而且，使用来自SRC20的信息，逆SRC45中就不必使用单独的PLL，因而降低了电路要求，同时防止系统瞬变响应时间和抗扰度进一步劣化。
来自逆SRC45的转换输出信号提供给DSP50，由其对该信号执行数字信号处理操作。随后，将DSP50输出的经过处理的信号提供给DAC55，由其将该处理过的信号转换成模拟格式，并将此模拟格式的输出信号提供给视频系统的显示驱动器。
现参照图2，图中显示了图1所示的SRC20和逆SRC45的其他示范性细节。在图2中，SRC20是行锁定的SRC，它将非正交样点(Ya)转换成正交样点(Yb)，以简化PIP和/或OSD处理。DSP40接收并处理正交样点(Yb)，并将处理过的样点(Yc)提供给逆SRC45。为了举例和说明，图2只显示了至DSP40的一个输入通道。但是，对应诸如PIP之类的应用，DSP40通常可以接收来自另一通道(未显示)中SRC的输入信号。DSP40还可以实现为使能其他功能、如帧梳状滤波的处理器。逆SRC45将经过处理的样点(Yc)转换回到原始非正交域中的非正交样点(Yd)。主时钟信号MCLK向SRC20、DSP40和逆SRC45提供时钟信号。根据一个示范性实施例，主时钟信号MCLK的频率为18兆赫兹。
如图2所示，SRC20在HPLL内包括多相滤波器21，其中HPLL包括相位控制器22、低通滤波器(“LPF”)23和鉴相器24。逆SRC45包括多相滤波器46和相位控制器47。如前所述，逆SRC45利用来自SRC20的信息，因而不需要在逆SRC45内设单独的PLL。因此，就实现了一种提高视频系统的性能并降低成本的更简单的设计。
工作时，SRC相位控制器22从LPF23接收Filter_Out信号，并根据该信号生成两个控制信号。具体地说，SRC相位控制器22产生Tap信号和有效SRC输出(“VSO”)信号。下面将会描述，Tap信号是相位控制信号，它控制SRC多相滤波器21中的乘法器系数的查找表，而VSO信号是控制正交域中数据传送的控制或定时信号。也即，即便正交域和非正交域具有不同的取样率，VSO信号也允许正交域利用与非正交域相同的时钟。
根据一个示范性实施例，非正交域具有固定的取样率18兆赫兹，而正交域每行有858个样点。因此，如果适用的视频信号具有的标称行频Fh＝15734.26千赫兹，则正交域取样率为：858×Fh＝13.5兆赫兹。因此，SRC20的转换率为：13.5/18＝3/4，这意味着SRC20每4个输入样点应该产生3个输出样点。为了让正交域使用与非正交域相同的时钟，正交域中的信号处理必须暂停每4个时钟周期中的一个时钟周期。这样，来自SRC20的定时或控制信号(如图2中信号VSO表示的信号)还作为正交域中数据传送寄存器的使能信号使用，以决定数据处理是有效还是被暂停。
现参照图3，其中显示了图2所示SRC相位控制器22的其他示范性细节。在图3中，信号线上显示的数字表示在示范性实施例中对应信号线上传输的比特数量(即信号位宽)。这些数字不以任何方式限制本发明。也即，按照本说明书所描述的本发明原理来构造的其他系统可以利用具有其他数量的比特或位宽的信号。同样在图3中，附近带星号(“*”)的信号线表示无符号信号(即，既无正符号指示也无负符号指示的信号)。
在图3中，在减法器221从固定偏置量349525中减去信号Filter_Out。然后将此减法运算的结果加到累加器上，周期性地更新累加器的输出。具体地说，累加器包括加法器222、删截块223和D型触发器224。加法器222把来自减法器221的输出值加到D型触发器224所提供的反馈信号值上。然后，删截块223将加法器222的输出信号中的最高有效位(“MSB”)截去，并将所得的经过删截的信号提供给D型触发器224。只要Accum_En信号为高，则D型触发器224就产生输出信号(即， “累加器输出”)，并将此输出信号反馈给加法器222。这样，累加器输出就根据Accum_En信号作了更新。
Tap信号是从累加器输出中导出的。具体地说，累加器输出加到删截块225，由其对累加器输出的MSB进行删截，以便产生经过删截的信号。乘法器226和减法器227均接收来自删截块225的删截过的信号。乘法器226将删截过的信号与16相乘，并将得到的乘积信号提供给减法器227。减法器227从乘法器226提供的乘积信号中减去删截块225提供的删截过的信号。然后，将此减法运算的结果提供给删截块229，由其对MSB进行删截，以生成删截过的信号。另一删截块228从删截块228接收删截过的信号，并从中截去18个最低有效位(“LSB”)，以生成另一删截过的信号。D型触发器230从删截块229接收删截过的信号，并由主时钟信号MCLK(如来自图2中的块48)进行钟控，由此输出Tap信号。
如前所述，Tap信号控制SRC多相滤波器21中的乘法器系数查找表。更具体地说，Tap信号值对应于SRC多相滤波器21的查找表中的行号。根据一个示范性实施例，SRC20具有各输入样点之间的60个相位，SRC多相滤波器21的查找表包括60行系数。因此，在累加器输出的20位LSB(即删截块225输出的20位比特信号)从220-1回绕到0时，Tap信号必须从59回绕到0。因此，Tap信号增益必须精确地为60/220(即，等于15/218)。
象Tap信号，VSO信号也是从累加器输出中导出的。具体地说，累加器输出加到删截块231，由其从累加器输出中截去20位LSB，以生成删截过的信号。D型触发器232和“同”门233都接收删截块231的删截过的信号。“同”门233还接收使用主时钟信号MCLK的D型触发器232的输出信号。“同”门233的输出信号表示Accum_En信号，此信号除非累加器输出的MSB发生由低到高或由高到低的转换，否则为高。也即，Accum_En信号正常为高，但当累加器输出的20位LSB从最高值(如“220-1”)回绕到最低值(如“0”)时变低一个时钟周期。D型触发器234接收Accum_En信号，并由主时钟信号MCLK钟控，从而输出VSO信号。在图3中，Tap和VSO信号是寄存器输出信号(即分别由钟控的DFF230和234提供)，其中，VSO信号通常为高，但在Tap信号从其最高值(如59)回绕到其最低值(如0)时变低一个时钟周期。
当SRC20的行频输入为标称值(如15734.26千赫兹)时，Filter_Out信号的稳态值为0。因此，累加器输出将在Accum_En为高时，于每个18兆赫兹时钟周期增加349525。所得的Tap和VSO信号在图4中用图400显示。也即，图4显示了在Filter_Out信号为0时，Tap和VSO信号的实例。注意，在图4中，VSO信号已经与15相乘，以便显示。在图4中，忽略前两个时钟周期(输入到输出的延迟)，VSO信号为高，而Tap信号在四个18兆赫兹时钟周期中的三个时钟周期中发生变化。正交域处理在VSO信号为高时被使能，而在VSO信号为低时被禁用。因此，在VSO信号为高时，与时钟周期对应的数据样点是有效的样点，而在VSO信号为低时，与时钟周期对应的数据样点是无效的样点。有效和无效数据样点之间的这种区别由图5中的图500说明。在图5中，输入数据样点之间有60个相位。相对于相关输入样点的内插值的相位对应于Tap信号值(如19、39、59、暂停、19、39、59...)。相位按20或输入样点之间周期的1/3(即20/60)递增。这就使得输出样点周期为输入样点周期的4/3倍。
在行频小于标称值(如小于15734.26千赫兹)时，Filter_Out信号为正，累加器输入(即图3中加法器222的输入)减少，并且(平均)SRC20每四个有效样点输出三个以上的样点。相反，当行频大于标称值(如大于15734.26千赫兹)时，Filter_Out信号为负，则累加器输入增加，并且(平均)SRC20每四个有效样点输出三个以下的样点。
在示范性实施例中，逆SRC45将正交输入像素样点转换回到18兆赫兹的非正交域。相应地，逆SRC45必须在每个18兆赫兹时钟周期产生有效的输出样点，即便输入样点在某些时钟周期无效(即当正交域中的处理暂停时，参见图5)也是如此。因此，逆SRC45必须在有效输入样点之间进行内插，并在遇到无效输入样点时根据以前的或过去的样点进行外插。这样，由SRC20生成的VSO信号为逆SRC45起至少两种不同的作用。第一，VSO信号控制正交域中的数据传送(即，到逆SRC45的多相滤波器46的输入，参见图2)，由此防止无效样点进入多相滤波器46。其次，VSO信号由逆SRC45的相位控制器47用于调整相位，以便在适当的时间进行内插和外插。
现参照图6，图中显示了图2所示逆SRC45的相位控制器47的基本形式的其他示范性细节。在图6中，信号线上所示的数字表示在示范性实施例中对应信号线上传输的比特数量。这些数字不以任何方式限制本发明。同样在图6中，附近带星号(“*”)的信号线表示无符号信号(即，既无正符号指示也无负符号指示的信号)。
在图6中，在减法器471从固定值79中减去Tap信号。此减法运算的结果随后加到限幅器472上，由限幅器472根据其输入，生成具有限制在从60到79的值的输出信号。多路转换器483从限幅器472接收输出信号，而且还从第二信号通路接收输入信号。此信号通路包括加法器480、删截块481和D型触发器482。加法器480将固定值-20加到多路转换器483的输出信号中。然后，此加法运算的结果施加到删截块481上，由其从该结果中删截MSB，以生成删截过的信号。D型触发器482从删截块481接收删截过的信号，并由主时钟信号MCLK(例如，来自图2中的块48)钟控，以便向多路转换器483提供其他输入信号。多路转换器483根据VSO信号的逻辑状态提供其输出信号。具体地说，多路转换器483在VSO信号为低时允许其上输入(即，来自限幅器472的输出信号)通过，而在VSO信号为高时允许其下输入(即，来自D型触发器482的输出信号)通过。限幅器484接收多路转换器483的输出信号，并据此生成值限制在-10到89的输出信号。D型触发器485接收限幅器484的输出信号，并由主时钟信号MCLK钟控，由此输出Inv_Tap信号。
Inv_Tap信号控制逆SRC45的多相滤波器46中的乘法器系数查找表。逆SRC45具有输入样点之间的80个相位，这在标称条件下得到与SRC20具有输入样点之间的60个相位的情况相同的时间分辨率。为了便于外插，把对逆SRC45可行的相位范围扩展到从-10至89。在图6中，Inv-Tap信号在VSO信号为低时，预设为相关值在60和79之间的Tap信号，而在VSO信号为高时，减少20。这在行频处于标称频率至少为+/-700赫兹范围内的情况下具有好的性能。然而，通过采用相位控制器47的增强形式，在行频超出标称频率+/-100赫兹的情况下取得显著改善。
现参照图7，图中显示了图2所示逆SRC45的相位控制器47增强形式的示范细节。相位控制器47的这一增强形式包括许多与图6中相位控制器47的基本形式共同的单元。这些共同的单元具有相同的标号。与图6一样，图7中信号线上显示的数字表示在示范实施例中对应信号线上传输的比特数量(即，信号位宽)。这些数字不以任何方式对本发明构成限制。也即，采用具有其他位宽的信号的系统可以根据本发明的原理来构造。同样在图7中，附近带有星号(“*”)的信号线表示无符号信号(即，既无正指示符又无负指示符的信号)。
在图7中，在减法器471从固定值79中减去Tap信号。此减法运算的结果随后加到限幅器472上，由限幅器472根据其输入，生成具有限制在从60到79的值的输出信号。减法器473从限幅器472接收输出信号，并从中减去另一信号通路的输出信号。此信号通路包括删截块474、加法器475、删截块476、多路转换器477和D型触发器478。删截块474接收Filter_Out信号，并从中截去14位LSB，以生成删截过的信号。加法器475将删截块474的经过删截的信号加到信号通路的输出信号中。此加法运算的结果提供给删截块476，由其从中截去MSB，以生成删截过的信号。多路转换器477从删截块476接收删截过的信号和具有固定值0的信号，并根据或响应于多路转换器控制信号，如响应于VSO信号的逻辑状态，选择性地输出这两个信号之一。具体地说，多路转换器477在VSO信号为低时允许其上输入(即具有0值的输入)通过，而在VSO信号为高时允许其下输入(即来自删截块476的删截过的信号)通过。D型触发器478从多路转换器477接收输出信号，并由主时钟信号MCLK钟控，由此提供信号通路的输出信号。如图7所示，此输出信号反馈给加法器475，同时还提供给减法器473。
删截块479接收减法器473的输出信号，并从中删截MSB，以生成删截过的信号。多路转换器483从删截块479接收删截过的信号，并且还接收来自另一信号通路的输入信号。此信号通路包括加法器480、删截块481和D型触发器482，这些单元也包括在图6所示相位控制器47的基本形式中。加法器480将固定值-20、多路转换器483的输出信号和删截块474提供的删截过的信号相加。此加法运算的结果提供给删截块481，由其从中删截MSB，以生成删截过的信号。D型触发器482从删截块481接收删截过的信号，并由主时钟信号MCLK钟控，由此将另一输入信号提供给多路转换器483。多路转换器483根据VSO信号的逻辑状态提供其输出信号。具体地说，多路转换器483在VSO信号为低时允许其上输入(即，来自删截块479的删截过的信号)通过，而在VSO信号为高时允许其下输入(即，来自D型触发器482的输出信号)通过。限幅器484接收多路转换器483的输出信号，并据此生成值限制在从-10到89的输出信号。D型触发器485接收限幅器484的输出信号，并由主时钟信号MCLK钟控，由此生成Inv_Tap信号，此信号控制逆SRC45的多相滤波器46的乘法器系数查找表。
图7中显示了相位控制器47的另一示范实施例。图7所示的实施例采用样点间频率补偿，其中：(i)在VSO信号为低时由多路转换器483选择的Inv_Tap信号预置值通过从上次VSO信号为低以来Filter_Out信号的3位MSB的累加值来调整；以及(ii)Filter_Out信号的3位MSB用于在VSO信号为高时调整Inv_Tap信号减少时的速率。
现参照图8，图中显示了图2中SRC20的多相滤波器21的其他示范细节。图8中信号线上显示的数字表示在示范实施例中对应信号线上传输的比特数量。这些数字不以任何形式对本发明构成限制。同样在图8中，附近带有星号“*”的信号线表示无符号信号(即既无正指示符也无负指示符的信号)。
在图8中，非正交域SRC输入信号(Ya)提供给D型触发器241，此触发器由主时钟信号MCLK钟控，由此向乘法器242提供输出信号。SRC输入信号还提供给乘法器243。SRC查找表244接收Tap信号，并据此提供两个独立的输出信号。SRC查找表244的第一输出信号提供给D型触发器245，此触发器245由主时钟信号MCLK钟控，由此向乘法器242提供输出信号。如图8所示，D型触发器245的输出信号的值为：(60-Tap信号值)乘以(128/60)。SRC查找表244的第二输出信号提供给另一D型触发器246，此触发器由主时钟信号MCLK钟控，由此向乘法器243提供输出信号。如图8所示，D型触发器246的输出信号的值等于：Tap信号值乘以(128/60)。
乘法器242将D型触发器241的输出信号与D型触发器245的输出信号相乘，由此生成一个乘积信号。D型触发器247接收乘法器242的乘积信号，并由信号VSO钟控，由此提供输出信号。乘法器243将SRC输入信号(Ya)与D型触发器246的输出信号相乘，由此生成一个乘积信号。D型触发器248接收乘法器243的乘积信号，并由VSO信号钟控，由此提供输出信号。加法器249将D型触发器247和248的输出信号相加。此加法运算的结果提供给删截块250，由其从中删截MSB，以生成删截过的信号。对称舍入块251从删截块250接收删截过的信号，并对其执行对称舍入运算以生成舍入输出信号。D型触发器252从对称舍入块251接收舍入输出信号，并由VSO信号钟控，由此提供正交域SRC输出信号(Yb)。
现参照图9，图中显示了图2中逆SRC45的多相滤波器46的其他示范细节。图9中信号线上显示的数字表示示范实施例中对应信号线上传输的比特数。这些数字不以任何方式对本发明构成限制。
在图9中，正交域逆SRC输入信号(Yc)提供给D型触发器490，此触发器由VSO信号钟控，由此生成到多路转换器491的输出信号。逆SRC输入信号(Yc)还提供给多路转换器492。逆SRC查找表493接收Inv_Tap信号，并据此提供两个独立的输出信号。逆SRC查找表493的第一输出信号提供给多路转换器491。如图9所示，逆SRC查找表493的此第一输出信号的值等于：(80-Inv_Tap信号值)乘以(128/80)。逆SRC查找表493的第二输出信号提供给多路转换器492。如图9所示，逆SRC查找表的此第二输出信号的值等于：Inv_Tap信号值乘以(128/80)。
乘法器491将D型触发器490的输出信号与逆SRC查找表493的第一输出信号相乘，由此生成一个乘积信号。D型触发器494接收乘法器491的乘积信号，并由主时钟信号MCLK钟控，由此提供输出信号。乘法器492将逆SRC输入信号(Yc)与逆SRC查找表493的第二输出信号相乘，由此生成一个乘积信号。D型触发器495接收乘法器492的乘积信号，并由主时钟信号MCLK钟控，由此提供输出信号。加法器496将D型触发器494和495的输出信号相加。此加法运算的结果提供给删截块497，由其从中删截MSB，以生成删截过的信号。对称舍入块498从删截块497接收删截过的信号，并对其执行对称舍入运算以生成舍入输出信号。D型触发器499从对称舍入块498接收舍入输出信号，并由主时钟信号MCLK钟控，由此提供非正交域逆SRC输出信号(Yd)。
注意，以上结合图8和图9所述的多相滤波器21和46是简化的示例，因为它们每个均只包括两个乘法器。根据本发明的原理，当然可以采用这些实施例的其他形式。然而，图8和图9所示的实施例在说明VSO信号如何控制SRC20输出侧和逆SRC45输入侧上的数据传送方面有用。以这种方式，VSO信号还控制通过连接在SRC20和逆SRC45之间的电路(如DSP)的数据传送。
现参照图10至图15，其中显示了根据本发明的不同的示范仿真结果组。具体地说，图10至图15图解了在采用逆SRC45相位控制器47的增强形式(参见图7)的各种条件下，图2中SRC20的输入(即Ya)和逆SRC45的输出(即Yd)。这些仿真是分别采用图8和图9所示的简化多相滤波器21和46来运行的，其中，SRC20的输出与逆SRC45的输入之间只有一条线相连。
图10和图11显示了根据本发明的第一组示范仿真结果，其中，行频Fh等于标称行频(即15734.26千赫兹)加300赫兹。如图10中的图形1000所示，SRC20的输入和逆SRC45的输出在所示时间周期内基本相同。具体地说，图10所示的时间周期表示在SRC20的PLL已经达到稳态条件后的一条完整的水平行。图11中的图形1100是图10A中波形峰的放大视图。在图11中，SRC20的输入和逆SRC45输出之间的差异是通过电路产生的信号传播延迟所造成的。
图12和图13显示了根据本发明的第二组示范仿真结果，其中，行频Fh等于标称行频(即15734.26千赫兹)。如图12中的图形1200所示，SRC20的输入和逆SRC45的输出在所示时间周期内基本相同。象图10那样，图12所示的时间周期表示在SRC20的PLL已经达到稳态条件后的一条完整的水平行。图13中的图形1300是图12中波形峰的放大视图。象在图11中那样，图13中SRC20的输入和逆SRC45输出之间的差异是通过电路产生的信号传播延迟所造成的。
图14和图15显示了根据本发明的第三组示范仿真结果，其中，行频Fh等于标称行频(即15734.26千赫兹)减去300赫兹。如图14中的图形1400所示，SRC20的输入和逆SRC45的输出在所示时间周期内基本相同。象图10和图12那样，图14所示的时间周期表示在SRC20的PLL已经达到稳态条件后的一条完整的水平行。图15中的图形1500是图14中波形峰的放大视图。象图11和图13那样，图15中SRC20的输入和逆SRC45输出之间的差异是通过电路产生的信号传播延迟所造成的。
如前所述，本发明提供了一种有利的视频系统，该视频系统包括SRC以及由SRC控制的逆SRC，从而使该视频系统能够在单一时钟上工作。通过使用来自SRC的PLL的信息直接控制逆SRC，视频系统的瞬变恢复间隔仅仅是一个PLL的瞬变恢复间隔，因而比其他视频系统更短。而且，防止产生不需要的伪像，同时减少了所需电路。
所述的本发明适用于各种具有或不具有显示装置的视频系统。因此，词组“视频系统”、“视频信号处理系统”或“数字视频系统”在本说明书旨在用于包括各种类型的系统或设备，包括但不限于：包括显示装置的电视机或监视器、不包括显示装置的电视信号接收机以及诸如机顶盒、盒式磁带录像机(VCR)、数字多功能盘(DVD)播放器、视频游戏盒、个人录像机(PVR)的系统和装置或其他可能不包括显示装置的视频系统等。
虽然已以优选设计的形式对本发明作了描述，但本发明可以在本公开内容的精神和范围内作进一步的修改。此申请因此旨在涵盖应用了本发明一般原理的有关本发明的任何变化、用途或调整。此外，此申请旨在涵盖脱离本公开内容、但属于本发明相关领域中公知或习惯的做法且落于所附权利要求书范围的情况。