于沟道区域中具有退化掺杂分布的半导体组件及用于制造该半导体组件的方法.pdf

本发明在离子植入步骤之后于井结构之上提供外延生长沟道层，并且执行热处理步骤以在该井结构内建立所需的掺杂分布。该沟道层如同所需可以是未掺杂或轻微地掺杂，以便在该沟道层内的最终获得的掺杂浓度相较于习知的组件为显著地减少，藉以在场效应晶体管的沟道区域内提供退化掺杂分布。此外，可以在该井结构及该沟道层之间提供屏障扩散层以在该沟道层的形成之后所执行的任何热处理期间减少向上扩散。在该沟道区域内的最终掺杂分布可以藉由该沟道层的厚度、该扩散屏障层的厚度及成分及任何额外的植入步骤而调整以在该沟道层内导入掺杂原子。

1.  一种在场效应晶体管的沟道区域中形成退化掺杂分布的方法，该方法包括：
于基板(301)内形成井结构(310，320)；
在该井结构上方外延生长沟道层(350)；
在该沟道层(350)上方形成栅极绝缘层(335)与栅极电极(344)；以及
在该井结构内形成漏极(341)及源极区域(341)而具有该沟道区域位在该漏极区域(341)及该源极区域(341)之间。

2.  如权利要求1所述的方法，还包括在生长该沟道层(350)之前外延生长扩散屏障层(351)，其中存在于该井结构内部(310，320)的掺杂的扩散透过该扩散屏障层(351)而减少。

3.  如权利要求1所述的方法，其中形成井结构(310，320)包含植入掺杂原子进入该基板(301)及热处理该基板(301)以活化该掺杂原子及固化晶格损害。

4.  如权利要求3所述的方法，还包括控制至少其中一个该沟道层(350)及植入参数的厚度以在该沟道层(350)内控制该退化掺杂分布。

5.  如权利要求2所述的方法，还包括控制用于导入掺杂进入该井结构(310，320)、该沟道层(350)的厚度及该扩散屏障层(351)的厚度的至少其中一项植入参数。

6.  如权利要求1所述的方法，还包括在形成该栅极绝缘层之前植入离子进入该沟道层(350)以调整该场效电晶体的临限电压。

7.  如权利要求2所述的方法，其中外延生长该扩散屏障层(351)包含在该扩散屏障层(351)内控制该材料成分及控制该扩散屏障层(351)的厚度以调整该扩散屏障层(351)的扩散阻挡性质。

8.  如权利要求1所述的方法，其中在外延生长该沟道层(350)期间，该沟道层(350)的掺杂浓度是受到控制的。

9.  一种于形成在基板上的半导体区域内选择性地形成退化掺杂分布的方法，该方法包括：
在第一部分的半导体区域内形成第一井结构(320)；
在第二部分的半导体区域内形成第二井结构(310)；
在该第二井结构(310)上方形成屏蔽层(360)；以及
在该第一井结构(320)上方选择性地外延生长沟道层(350)，其中该屏蔽层(360)避免该沟道层(350)在该第二井结构(310)之上生长。

10.  如权利要求9所述的方法，还包括在生长该沟道层之前选择性地外延生长扩散屏障层(351)。

11.  如权利要求9所述的方法，还包括在该第一井结构(320)及该沟道层(350)的厚度形成期间藉由控制至少其中一个植入参数而控制该退化掺杂分布。

12.  如权利要求10所述的方法，还包括在该第一井结构(320)、该沟道层(350)的厚度及该扩散屏障层(351)的厚度的形成期间控制至少其中一个植入参数。

13.  如权利要求9所述的方法，还包括在生长该沟道层(350)之前于该半导体区域的第一部分内形成凹入。

14.  一种半导体组件包括：
第一晶体管组件，该晶体管组件包含：
形成于基板(301)内的井结构(320)；
形成在该井结构(320)之上的扩散屏障层(351)；
形成在该扩散屏障层(351)之上的沟道层(350)；
形成在该沟道层(350)之上的栅极绝缘层(355)；
形成在该栅极绝缘层(355)之上的栅极电极(344)；
形成在该井结构(320)之内及藉由沟道区域所分隔的源极区域(341)及漏极区域(340)，
其中在该沟道区域内的掺杂浓度由该栅极绝缘层(335)朝向该扩散屏障层(351)而减少。

于沟道区域中具有退化掺杂分布的半导体组件及用于制造该半导体组 件的方法
技术领域
本发明一般系关于制造集成电路的领域，并且尤其系关于在该晶体管组件的沟道区域中具有改良的退化掺杂分布的半导体组件，诸如场效应晶体管，以及制造此类半导体组件的方法。
背景技术
场效应晶体管，诸如金属氧化物半导体晶体管，代表其中一种在现代集成电路中最常使用的电路组件。通常，大量的场效应晶体管同时形成于适当的基板上并且相互连接以提供该电路所需的功能。通常，场效应晶体管包括两个高度掺杂的半导体区域，一般为硅材区域，该区域亦称为漏极及源极区域，并且该区域为内嵌于轻微及反向掺杂的半导体区域中，即该所谓的N井或P井，视欲形成的晶体管类型而定。该漏极及源极区域以介入的沟道区域而间隔分离，其中当施加适当的电压至栅极电极时传导沟道在该沟道区域内形成于该漏极及源极区域之间，该栅极电极通常形成于该沟道区域的上方并且藉由栅极绝缘层，通常为栅极氧化层，与该沟道区域分隔。
当个别的半导体组件的结构尺寸(feature size)持续地减少时，例如，在该源极及漏极区域之间的距离(亦称为沟道长度)在此方面表示关键尺寸，组件效能将增加。然而，这些改变表示由工艺工程师所待克服的新的挑战以便发展与该减少的结构尺寸兼容的新的工艺及技术，该结构尺寸不会部分抵销藉由减少该结构尺寸所获得的改善。例如，减少该沟道长度通常需要该栅极绝缘层的厚度的减少以便该导电沟道的形成仍然可由该施加的栅极电压充分地控制。形成数纳米厚度的栅极绝缘层，如同典型复杂的金属氧化物半导体晶体管，因此需要先进的工艺技术以减少在该栅极绝缘层下方的该半导体区域中的任何晶格损害以便允许高品质栅极绝缘层的形成，诸如氧化层，而用于确保该组件在整个操作生命上的高程度的可靠度。再者，只有相对未受损的半导体区域允许栅极绝缘层的形成具有与该半导体材料相对光滑的接口接合以便电荷载子的散射事件减少。
在现代组件中该沟道长度的减少导致改善的导电性。然而，在某些例子中，可能需要在不过度地减少该沟道长度下藉由增强在该沟道区域中的载子移动率以更进一步改善该导电性。因此，在现代组件中，所谓的退化沟道掺杂分布将受到考量。如同众所周知的，在该半导体晶格中的掺杂原子可以以电荷载子在该半导体区域中有效电场的影响下移动的散射中心而表示。因此，在现代组件中，该退化沟道掺杂分布可以使用，亦即，掺杂的浓度从该栅极绝缘层至位在向下较深的该沟道区域而增加，以便实质上在接近该栅极绝缘层处形成该传导沟道的电荷载子遭遇相对低的散射中心的浓度以便在该沟道中的整体的导电性将增强。然而，退化沟道掺杂分布非常难以获得，这将于下文中藉由参考第1a至1c图及第2a至2b图而详细说明。
第1a图显示半导体组件100在早期制造行程中的示意横截面图式。该半导体组件100在此例子中以互补式金属氧化物半导体晶体管对而作说明，其中半导体区域101，诸如硅材区域，浅沟槽隔离102，例如包括二氧化硅，经由形成以分隔N井结构102及P井结构110。在该N井结构120中，植入，亦即掺杂，部分由121、122、123及124所标示，并且相对地，在该P井结构110中，植入部分111、112、113及114附有图解。位在该N井结构120及该P井结构110内的最底处的植入部分111、121亦称为埋藏植入。该植入部分112、122一般已知为填覆植入，而植入部分113、123通常称的为穿透植入，该植入部分114、124亦称为V_T植入，其中V_T意指该欲形成的晶体管组件的临限电压。
显示于第1a图中的用于形成半导体组件100的曲型的工艺流程可以包括该下列的步骤。首先，该浅沟漕隔离102藉由在该技艺中的众所周知的光学微影、蚀刻及沉积技术而形成。之后，该P井结构110及N井结构120藉由依序执行的离子植入工艺而定义，其中，在该实际植入工艺之前，牺牲层，诸如氧化层(未显示)，可以沉积在该半导体区域101的上方以更精确地控制该植入工艺。对于定义该N井结构120，通常使用磷或砷离子，而对于定义该P井结构110，通常使用硼离子。在植入期间，该相对植入工艺的剂量及能量经由控制以便定位出在该相对植入部分121至124及111至114中地该对应离子类型的峰值浓度。应该注意的是由于该植入工艺的自然效应，用于定义该P井结构110及该N井结构120的该植入部分的边界并非如同于第1a图中所显示的明确的边界，而相反地是具有逐渐变化。
第2a图为一种图式，其中该N井结构120及该P井结构110的掺杂浓度依据在该相对的井结构中的深度而描绘。尤其，从第2a图中明显看出由该相同的图式标号依据该相对的植入部分所标示的V_T植入(114、124)造成掺杂浓度在该半导体组件100的表面的邻近处为显著地减少。亦即，在该植入工艺之后该渗杂浓度在该N井结构120及该P井结构110中的该半导体组件100的表面附近立即呈现所需要的退化掺杂分布，其中在该组件完成之后，沟道将在该组件的操作期间而形成。
在藉由离子植入定义该P井结构110及该N井结构120之后，该半导体组件100必须经过热处理以便活化该植入的离子，亦即，为了定位该多数离子位在晶格位置，以及固化由该离子轰击所造成的任何晶格损害。遗憾的是在此项热处理期间，不可避免的扩散将会产生并且在该相对的植入部分之间的边界将会更强烈地模糊掉以便在该P井结构110及该N井结构120内部的该垂直掺杂分布将变得更不明确。
第2b图显示具有相对于该个别井结构的深度的典型的掺杂分布的对应的图式。由于在该热处理期间该掺杂原子的向上扩散，在该半导体组件100的表面附近处的初始退化分布，如同由图标标号200所标示，可能已经变成实质上不均匀地分布。
第1b图示意地显示在先进制造行程中的半导体组件100。在第1b图中，该半导体组件100包括在该P井结构110内部的重N型掺杂源极及漏极区域131，包含轻掺杂延伸132。在该N井结构120中，同样地，提供重P型掺杂源极及漏极区域141，包含轻掺杂延伸142。栅极绝缘层135，例如栅极氧化层，提供于该半导体组件100的整个表面上以分隔栅极电极134与对应的沟道区域136及分隔栅极电极144与对应的沟道区域146。间隔组件133提供于该栅极电极134的侧壁处并且个别的间隔组件143位在该栅极电极144的侧壁处。因此，该半导体组件100包含N道道晶体管130及P沟道晶体管140。
通常，该N沟道晶体管130及该P沟道晶体管140藉由下列工艺而形成。在该热处理之后，该栅极绝缘层135将形成，其中该栅极绝缘层可以藉由化学气相沉积(chemical vapor deposition，CVD)而沉积，或者，若使用氧化层，可以使用快速热处理炉管工艺或习知的炉管氧化工艺。由于通常高温包含于在制造该栅极绝层135之内，此工艺亦造成该掺杂在该P井结构110及该N井结构120内部的更进一步扩散。之后，复晶硅将藉由复杂的光学微影技术而沉积及摹制以形成该栅极电极134及144。藉由第一次植入，该延伸132及142将定义出来并且接着，该间隔组件133、143将形成并且在后续的植入工艺期间作为植入屏蔽而用于定义该源极及漏极区域131、141。由于必须更进一步的热处理以活化在该区域131、132及141、142内部的掺杂并且固化由先前植入步骤所造成的任何的晶格损害，该初始掺杂浓度，如同于第2a图中所显示，甚至将更强烈地受到影响，因此在复数个热处理之后，该实际的掺杂浓度将藉由显示于第2b图中的图式所表示。尤其，因此非常难以获得或维持欲在其内部达到改良的载子移动率的在该沟道区域136及146内的退化掺杂分布。
依据包含在获得或维持藉由该习知的制作流程所造成的在场效应晶体管的沟道区域中的退化掺杂分布的困难度，极为需要用于形成半导体组件呈现退化掺杂分布的改良的方法。
发明内容
本发明一般系关于用于形成包含退化掺杂分布的半导体组件的方法，其中实质单晶沟道层在井结构已经藉由离子植入在半导体区域内定义之后将形成。由于该离子植入，以及该后续的热处理工艺在该沟道层的形成之前将会执行，该沟道层将实质上提供欲形成的半导体组件的沟道区域，来自井结构的掺杂原子的扩散而进入该沟道层将显著地减少。由于该沟道层可以不掺杂或仅轻微掺杂，在此沟道层内的实质退化掺杂分布可以维持于整个后续的工艺步骤中，藉以因为在该接口处至该下层的沟道层的减少的掺杂浓度而确保关于该栅极绝缘层的加强的载子移动率及改良的品质的改善的组件特性。
依据本发明的其中一项用作说明的实施例，在场效应晶体管的沟道区域中形成退化掺杂分布的方法包括在基板中形成井结构及在该井结构的上方外延成长沟道层。再者，由栅极电极所接续的栅极绝缘层将形成于该沟道层之上。此外，该方法包含在该井结构中形成漏极及源极区域，其中该沟道区域位在该漏极及源极区域之间。
在本发明的另一个实施例中，在形成于基板上的半导体区域内选择性地形成退化掺杂分布的方法包括形成第一井结构于该半导体区域的第一部分中及形成第二井结构于该半导体区域的第二部分中。再者，屏蔽层形成于该第二井结构的上方并且沟道层选择性地外延成长于该第一井结构的上方，其中该屏蔽层避免该沟道层在该第二井结构上成长。
依据本发明的另一个实施例，半导体组件包括晶体管组件，该晶体管组件包括形成于基板内的井结构及形成于该井结构之上的扩散屏障层。再者，沟道层形成于扩散屏障层之上并且栅极绝缘层形成于该沟道层之上。该晶体管组件更包括形成于该栅极绝缘层之上的栅极电极及由沟道区域所分隔的源极及漏极区域。位在该沟道层内部的该沟道区域的掺杂浓度由该栅极绝缘层朝向该扩散屏障层而增加。
附图说明
本发明可以藉由参考下列所列举的说明并结合该附加的图式而了解，其中类似的图式标号定义类似的组件，其中：
第1a及1b图显示例示性习知的半导体组件在不同的制造阶段处的示意横截面图标；
第2a及2b图示意地描绘第1a及1b图在该植入工艺之后及在复数个热处理步骤之后于该半导体组件的井结构内部的垂直的掺杂浓度；
第3a至3f图示意地显示依据本发明的用作说明的实施例的半导体组件在各种制造阶段处的横截面图式；以及
第4图示意地描绘说明在包含具有退化掺杂分布的沟道域的该井结构内部的垂直浓度的图式。
具体实施方式
本发明的用作说明的实施例将于下文中描述。为了明确的目的，并非实际实现的所有特征将于此说明书中作描述。当然将会了解的是在任何此类实际实施例的发展中，各种特定实现的决定必须做到以达到该发展者的特定目标，诸如与系统相关及商业相关的限制的兼容性，该限制将随着其中一项实现至另一项实现而改变。再者，将会了解的是此类发展的努力可能是复杂及耗时的，但是尽管如此对于熟习此项技艺的人士在具有此揭露的优点后将是例行性的任务。
参考第3及第4图，本发明的用作说明的实施例今将做描述。在这些实施例中，互补式金属氧化物半导体晶体管对将做为该半导体组件的说明，如同在该″先前技术″中的例子，由于互补式金属氧化物半导体晶体管对，包含P型沟道金属氧化物半导体场效应晶体管及N型沟道金属氧化物半导体场效应晶体管，时常使用半导体组件于现代集成电路中。通常，由于在该P型沟道金属氧化物半导体晶体管的P型沟道内的正电洞的显著减少的移动率，该P型沟道金属氧化物半导体晶体管相较于该N型沟道金属氧化物半导体晶体管呈现较少的效能。因此，描绘于第3a至3e图中的用作说明的实施例表示本发明在P型沟道金属氧化物半导体晶体管上的应用，该应用因此允许至少部分地补偿该P型沟道金属氧化物半导体晶体管相较于该N型沟道金属氧化物半导体晶体管的减少的效能。该N型沟道金属氧化物半导体晶体管的特性实质上仍然未改变以便在该N型沟道晶体管及该P型沟道晶体管的电气特性上的高程度的对称性可以获得。然而，需要了解的是本发明亦适用于N型沟道晶体管或P型沟道晶体管及N型沟道晶体管两者。
第3a图示意性地显示包括形成于半导体基板301内的P井结构310及N井结构320的半导体组件300的横截面图标。需要注意的是该结构301可以是用于在该基板上形成半导体区域的任何适当的基板，其中该P井及N井结构310、320可以形成。因此，该半导体基板301意在涵括适当的半导体区域形成于其上或内的任何的基板，例如包括绝缘材料，诸如蓝宝石、玻璃及类似的材料，以允许该对应的井结构310及320的形成。再者，该半导体组件300包括包含绝缘材料的浅沟槽隔离302，诸如二氧化硅，以分隔该P井结构310及该N井结构320。该P井结构310及该N井结构320两者包括安置在该相对的井结构内部的个别的掺杂以便造成例如在第2a图中所显示的例示性垂直的(相对于该图式)掺杂浓度。例如，该P井结构310可包括硼原子并且该N井结构320可包括磷及/或砷原子以提供该所需的导电性。再者，屏蔽层360形成于该P井结构310的上方，其中该屏蔽层可以包括绝缘材料，诸如二氧化硅、氮化硅及硅的氮化物(silicon-reacted nitride)等等。该屏蔽层360的材料相对于该浅沟槽隔离302的半导体材料及绝缘材料应该呈现良好的蚀刻选择性。例如，若在该P井结构310及N井结构320中硅为该半导体材料，并且二氧化硅使用作为浅沟槽隔离材料，则氮化硅及硅的氮化物在后续的蚀刻工艺中呈现充分及适当的选择性。
在其中一项实施例中，如同于第3a图中所显示，当该屏蔽层360为实质上包括二氧化硅时，例如由氮化硅所形成的蚀刻终止层361将形成于该屏蔽层360的下方以便定义后续的蚀刻工艺的终止点。用于形成该半导体组件300的典型的制作流程，诸如于第3a图中所显示，可以包括该下列步骤。在该浅沟槽隔离302形成之后，该P井结构310及该N井结构320藉由离子植入所定义，其中数个植入步骤可以如同参考第1a图所描述而使用。
在其中一项特定的实施例中，该N井结构320藉由具有每平方公分2×10¹³至2×10¹⁴个粒子的剂量的400至800keV(仟电子伏特，kiloelectron volts)的能量的磷离子的第一植入而定义。在第二个植入步骤中，磷离子以具有每平方公分2×10¹³至2×10¹⁴个粒子的剂量的150至250keV的能量植入至该N井结构320内部，接着以具有每平方公分2×10¹²至5×10¹³个粒子的剂量的50至100keV的能量进行更进一步的磷植入步骤。最后，将可以以具有1×10¹²至1×10¹³的剂量的30至70keV的能量的砷离子或者以具有1×10¹²至1×10¹³的剂量的20至50keV的能量的磷离子执行植入步骤以粗略地调整欲形成于该N井区域320之内或之上的晶体管组件的临限电压。
在其中一项实施例中，该最终的临限植入在该制造程序的此阶段处可以略去并且可以在之后的阶段处执行，如同将于下文中详细描述。之后，可以执行热处理，诸如快速热退火工艺，以活化在该P井结构310及该N井结构320内部的掺杂原子并且固化在该植入步骤期间所产生的晶格损害。接着，该屏蔽层360及若有需要的该蚀刻终止层361以习知的光学微影技术而沉积及摹制。
第3b图显示具有外延成长沟道层350形成于该N井结构320上方的半导体组件300。该沟道层350可以包括未掺杂的半导体材料，诸如硅或轻微掺杂的半导体材料，该半导体材料需要在该半导体组件300的完成之后获得该所需的退化掺杂分布。再者该沟道层350的厚度可以经由控制以获得该所需的掺杂分布。在用作说明的实施例中，该沟道层350的厚度可以位于接近10至100纳米(nanometers，nm)的范围内。依据其中一项特定的实施例，如同于第3b图中所显示，扩散屏障层351可以提供于该沟道层350及该井结构320之间。该扩散屏障层351亦为外延成长层，其中该材料成分经由选择以实质上匹配该下层半导体晶格的晶格结构并且亦减少该掺杂原子在该N井结构320内部的任何扩散活动性。在其中一项实施例中，该扩散屏障层351为实质上包括硅及锗，其中硅对锗的比例是变动的以便对于砷及磷原子产生所需的扩散屏障特性。通常，10％至30％原子的锗数量，亦即1％至30％锗原子于该硅晶格中，在后续的热处理中提供充分程度阻挡砷及磷原子进入该上层的沟道层的扩散。
在形成该沟道层350，以及若有需要的该扩散屏障层351中，工艺参数，诸如周围的压力，可以经由选择使得该沟道层350及该扩散屏障层351的晶格生长为实质上受限在该N井结构320的表面上。因此，该屏蔽层360及该浅沟槽隔离302仍然实质上未受到该沟道层350及该扩散屏障层351的覆盖，除了该层膜350及351的实质上水平生长所造成的最小覆盖。再者，含该扩散屏障层351的该实施例中，该层膜351的厚度可以控制在近似2nm至20nm的范围内以提供所需的扩散缩减性质而不会过度地增加因为该扩散屏障层351对于该上层及下层半导体晶格的晶格常数的轻微不匹配的晶格缺陷的数目。
第3c图显示本发明的特定的实施例，其中该N井结构320在该沟道层350及该屏障扩散层351的形成之前已经凹入。凹入该N井结构可以藉由类似于用于形成该沟槽隔离的已经完全建立的蚀刻技术而达成。依据其中一项实施例，凹入该N井结构320已经在植入该掺杂进入该N井结构320之前而执行以便实质上该相同的植入参数可以依照参考第3a图所描述而使用。在另一个实施例中，该N井结构320在植入该掺杂之后及在处理该半导体组件组件300之前或之后而凹入。在此例子中，在该N井结构凹入之后，该植入参数因此已经适合于在该N井结构320的特定的深度处产生该所需的掺杂浓度。亦即，该植入参数经由修正以便定位出该个别的植入步骤在深度上的掺杂浓度峰值，该深度位在该N井结构320的向下较深处藉以补偿增加该N井结构320深度。这可以藉由增加该植入能量在大约25％至300％而用于近似10nm至100nm的凹入深度而达成。在凹入该N井结构320之后，若有需要可以生长该扩散屏障层351及该沟道层350，如同参考第3b图所描述。在形成该外延生长层350、351之前凹入该N井结构320提供实质平坦的表面，藉以改善该半导体组件的进一步的处理。
第3d图显示具有栅极绝缘层335形成于该沟道层350及该P井结构310之上的半导体组件300。在该栅极绝缘层335的形成之前，该栅极绝缘层335可以包括半导体氧化组合，诸如二氧化硅，该屏蔽层360及若有提供的该蚀刻终止层361藉由选择的蚀刻工艺所移除。
依据其中一项实施例，在形成该栅极绝缘层335之前，更进一步的植入工艺可以执行以调整欲形成于该N井结构320之内及之上的该P型金属氧化物半导体晶体管的临限电压。当该栅极绝缘层335后续藉由化学气相沉积工艺或藉由快速热氧化工艺而形成时，此用于提供充分的临限电压用于该P型金属氧化物半导体晶体管的额外的植入步骤最好可以使用，其中，相较于习知的炉管工艺由于该减少的温度及/或该减少的工艺时间，掺杂原子的向上扩散将是最小的，以便于在该栅极绝缘层335的形成工艺期间的最小向上扩散的结果，用于达到需要的临限电压的所需的掺杂浓度将无法获得。因此，该额外的植入工艺在该沟道层350内部提供该适当掺杂浓度以设定该所需的临限电压。在包含该扩散屏障层351的实施例中，掺杂的向上扩散将是最小的，即使使用习知的炉管工艺以形成该栅极绝缘层335。因此，该临限电压可以藉由额外的植入工艺做调整以在该沟道层350内部定位掺杂原子，如同参考标号370所指示。如同先前所指出的，在该N井结构320的形成期间，临限电压植入可以执行或可以不执行，以便该临限植入370可以依据在该N井结构320内部的该掺杂浓度而控制。亦即，当临限电压植入工艺已经初始执行时，在该临限植入工艺导入掺杂原子370期间，该掺杂剂量将减少。另一方面，当未执行此类初始临限电压植入工艺时，该掺杂剂量因此将增加。
因此，该临限电压可以藉由考量在该N井320内的该初始掺杂浓度、该扩散屏障层351的存在及本身的相对扩散阻碍特性而调整，亦即材料组成及厚度，及该沟道层350的特性，亦即本身的掺杂的程度及厚度。
在其中一项特定的实施例中，该栅极绝缘层335的形成可以两个步骤中执行，其中在该第一步骤中该栅极绝缘层335将形成而不移除该屏蔽层360，该屏蔽层360最好包括氮化硅，以便该沟道层350接收该栅极绝缘层335(未显示)的第一部分。接着，在该第二步骤中，该栅极绝缘层335的第二部分在移除该屏蔽层360之后而形成以便该P井结构310以相较于提供在该沟道层350上的该栅极绝缘层335的厚度的减少的厚度接受该栅极绝缘层335。
在第3e图中，该N井结构320具有第一厚度380的该栅极绝缘层335，该第一厚度380高于在该P井结构310之上所形成的该栅极绝缘层335的第二厚度390。当两种类型的晶体管组件存在单一芯片区域上时，此种实施例特别具有优点。例如，薄的栅极绝缘层335对于具有短沟道长度的高速场效应晶体管是必须的，如同先前所描述，以便这些类型的晶体管组件由该屏蔽层360所覆盖以接受具有该第二厚度390的栅极绝缘层，藉以确保相对于快速切换时间及高电流容量的所需的高效能。另一方面，具有第一厚度380的栅极绝缘层335的晶体管组件可能是需要呈现极为低的漏电流的晶体管组件，如同在随机存取内存/只读存储器领域中的例子，其中，最好，该沟道长度将增加并且增加的栅极氧化层确保最小的漏电流。藉以，该改良的栅极绝缘层品质及该增加的载子移动率，由于在该沟道层350内的减少的掺杂浓度，提供该对应的晶体管组件的显著改良的直流特性。因此，低的漏电流晶体管组件，无论是否它们是P型沟道晶体管或N型沟道晶体管，相较于习知的晶体管组件在未具有退化掺杂分布于该沟道层350内时将呈现改良的组件效能，其中同时，需要薄的栅极绝缘层的高速晶体管组件在未增加工艺复杂性下将可以提供。
第3f图示意性地显示具有完整的N沟道晶体管330及完整的P沟道晶体管340的半导体组件300。该N型沟道晶体管330包括重N型掺杂源极及漏极区域331，包含在该P井结构310内部的轻掺杂延伸332。再者，栅极电极334位在该P井结构310之上，藉由该栅极绝缘层335与该P井结构310分隔。间隔组件333提供在该栅极电极334的侧壁处。
该P型沟道晶体管340包括重P型掺杂源极及漏极区域341，包含在该N井结构320内部的轻掺杂延伸342。栅极电极344提供在该沟道层350之上并且藉由该栅极绝缘层335与该沟道层350分隔。间隔组件343提供在该栅极电极334的侧壁处。
包含于形成该半导体组件300之内的工艺流程，如同于第3图所描绘，可以包含如同参考第1a至1c图已经描述的类似的步骤。因此，详细的描述将会省略。
依据参考第3a至3f图所描述的该用作说明的实施例，该N沟道晶体管330包括位在该栅极绝缘层335下方及该延伸332之间的沟道区域336，其中该沟道区域336呈现的掺杂分布类似于如同于第2b图中所显示的掺杂分布。亦即，该沟道区域336并未实质上呈现退化掺杂分布。相对于该掺杂分布，在该沟道层350内部的沟道区域346可以呈现如同于第4图中所显示的掺杂浓度。
在第4图中，以该″深度″标示的垂直轴表示在该N井结构320中的深度，包含该沟道层350。以″浓度″标示的水平轴表示在该N井结构320及该沟道层350，并且可能是该扩散屏障层351内部的掺杂原子的浓度。该层膜351及350的对应的厚度由在该垂直轴的左手端的括号所标示。标示为400的弧线表示该N井结构320的掺杂浓度，该N井结构320呈现如同于习知制造的组件中的典型的″模糊(smeared out)″分布。依据曲线402，该掺杂浓度在该扩散屏障层351及该沟道层350内部朝向该栅极绝缘层335而显著地减少。在该沟道层350的顶端处的掺杂浓度可以藉由控制该沟道层350的厚度、该沟道层350的掺杂初始程度、藉由提供扩散屏障层351及该层膜351的组成型式及层膜厚度与藉由提供及控制额外的临限电压植入工艺而调整，如同先前所描述。因此，该浓度曲线402的斜率，以及在该接口至该栅极绝缘层335的最小浓度，可以依据设计需求藉由控制一个或一个以上的该上述参数而调整。曲线401表示在该沟道层350内的其中另一个掺杂浓度。因此，本发明允许在场效应晶体管组件的沟道区域中提供退化掺杂分布，其中该掺杂分布可以依据该场效应晶体管组件的效能需求而修正。应该注意的是，虽然该用作说明的实施例参考硅基半导体组件，本发明的原理可以稳定地适用于包括例如锗或任何其它III-V或II-VI半导体的其它半导体组件。
上文所揭示的该特定的实施例仅为用作说明，因此于熟习此项技艺的人士在具有于此所教授的优点之后显而易见的是本发明可以以不同但等同的方式做修正及实行。例如，上文所提出的工艺步骤可以以不同的顺序执行。再者，本发明并未意在限定在于此所显示的架构或设计的细节，除非于下文的该申请专利中的描述。因此明显的上文所揭示的该特定的实施例可以做变更或修正并且所有的改变皆考量在本发明的范畴及精神内。因此，于此所请求的保护于下文的申请专利范围中提出。
虽然本发明易于做各种的修正及替代的形式，本发明的特定的实施例已经藉由在图式中的例子而显示并且于此详细描述。然而，应该要了解的是特定实施例的于此详细描述并非意在限定本发明于所揭露的该特定的形式，而相反地，是意在涵括落在由附加的申请专利范围所定义的本发明的精神及范畴内的所有的修正、等同及替代。