静态随机存取存储器.pdf

提供一种静态随机存取存储器，软错误的宽容性好。它包括：第一互补型场效应晶体管，其具备：具有和半导体衬底构成肖特基结的漏区的第一电子传导型场效应晶体管；与第一电子传导型场效应晶体管共有漏区，具有与第一电子传导型场效应晶体管共用的栅极的第一空穴传导型场效应晶体管；第二互补型场效应晶体管，其具备：具有和半导体衬底构成肖特基结的第二漏区的第二电子传导型场效应晶体管；以及与第二电子传导型场效应晶体管共有漏区，具有与第一电子传导型场效应晶体管共用的栅极的第二空穴传导型场效应晶体管，第一及第二互补型场效应晶体管的共用栅极连接在相对的互补型场效应晶体管的共有漏区上。

1、  一种静态随机存取存储器，其特征在于包括：
第一互补型场效应晶体管，该第一互补型场效应晶体管具备：具有与半导体衬底构成肖特基结的第一漏区、以及在上述半导体衬底上形成的栅极的第一电子传导型场效应晶体管；以及与上述第一电子传导型场效应晶体管共有第一漏区，在上述半导体衬底上具有与上述第一电子传导型场效应晶体管共用化了的栅极的第一空穴传导型场效应晶体管，
第一传输门，该第一传输门由与上述第一互补型场效应晶体管共有上述第一漏区的场效应晶体管构成，
第二互补型场效应晶体管，该第二互补型场效应晶体管具备：具有与上述半导体衬底构成肖特基结的第二漏区、以及在上述半导体衬底上形成的栅极的第二电子传导型场效应晶体管；以及与上述第二电子传导型场效应晶体管共有漏区，在上述半导体衬底上具有与上述第二电子传导型场效应晶体管共用化了的栅极的第二空穴传导型场效应晶体管，
第二传输门，该第二传输门由与上述第二互补型场效应晶体管共有上述第二漏区的场效应晶体管构成，
上述第一互补型场效应晶体管的共用栅极连接在上述第二漏区上，上述第二互补型场效应晶体管的共用栅极连接在上述第一漏区上。

2、  一种静态随机存取存储器，其特征在于包括：
第一互补型场效应晶体管，该第一互补型场效应晶体管具备：具有与半导体衬底构成肖特基结的第一漏区、以及在上述半导体衬底上形成的栅极的第一电子传导型场效应晶体管；与上述第一电子传导型场效应晶体管共有第一漏区，具有与上述第一电子传导型场效应晶体管共用化了的栅极的第一空穴传导型场效应晶体管；以及在上述第一漏区上夹着介电体层形成的、连接上述第一电子传导型场效应晶体管及上述第一空穴传导型场效应晶体管的栅极的布线，
第二互补型场效应晶体管，该第二互补型场效应晶体管具备：具有与上述半导体衬底构成肖特基结的第二漏区、以及在上述半导体衬底上形成的栅极的第二电子传导型场效应晶体管；与上述第二电子传导型场效应晶体管共有上述第二漏区，具有与上述第二电子传导型场效应晶体管共用化了的栅极的第二空穴传导型场效应晶体管；以及在上述第二漏区上夹着介电体层形成的、连接上述第二电子传导型场效应晶体管及上述第二空穴传导型场效应晶体管的栅极的布线，
上述第一互补型场效应晶体管的共用栅极连接在上述第二漏区上，上述第二互补型场效应晶体管的共用栅极连接在上述第二漏区上。

3、  根据权利要求1或2所述的静态随机存取存储器，其特征在于：上述第一及第二漏区由呈一体的金属性材料膜构成。

4、  根据权利要求1至3中的任意一项所述的静态随机存取存储器，其特征在于：上述第一及第二漏区的金属性材料的功函数比本征半导体的能带隙的中央高，上述第一及第二漏区包含于在上述半导体衬底上形成的空穴传导型的半导体区中。

5、  根据权利要求1至3中的任意一项所述的静态随机存取存储器，其特征在于：上述第一及第二漏区的金属性材料的功函数比本征半导体的能带隙的中央低，上述第一及第二漏区包含于在上述半导体衬底上形成的电子传导型的半导体区中。

静态随机存取存储器
技术领域
本发明涉及具有互补型场效应晶体管的静态随机存取存储器(以下称SRAM)。
背景技术
作为高速且低功耗的半导体存储器，有用互补型绝缘栅场效应晶体管(以下称CMOS)构成的SRAM。CMOS具有电子传导型场效应晶体管和空穴传导型场效应晶体管，SRAM的各存储单元具有两个CMOS、以及连接在各CMOS上的构成传输门的场效应晶体管。
在这些场效应晶体管中，如果α线或中性粒子线横切在漏区的高浓度杂质扩散层和衬底阱之间形成的耗尽层，则因此而生成的电子或空穴受耗尽层中的电场作用而被收集在漏区中，存在发生使SRAM的逻辑状态反转的软错误的问题。
另一方面，为了CMOS的微细化，提出了将肖特基结用于空穴传导型及电子传导型的场效应晶体管的漏区，进行共用化的方案(参照专利文献1)。
<专利文献1>日本专利申请特开2000-124329公报
在现有的SRAM中，由于α线或中性粒子线入射到场效应晶体管的衬底内的耗尽层中，所以存在频频发生软错误的问题。
本发明将改善这样的SRAM单元中的软错误的宽容性作为目的之一。
发明内容
为了解决上述课题，根据本发明的第一方面，提供一种静态随机存取存储器，其特征在于包括：第一互补型场效应晶体管，该第一互补型场效应晶体管具备：具有与半导体衬底构成肖特基结的第一漏区、以及在上述半导体衬底上形成的栅极的第一电子传导型场效应晶体管；以及与上述第一电子传导型场效应晶体管共有第一漏区，在上述半导体衬底上具有与上述第一电子传导型场效应晶体管共用化了的栅极的第一空穴传导型场效应晶体管，第一传输门，该第一传输门由与上述第一互补型场效应晶体管共有上述第一漏区的场效应晶体管构成，第二互补型场效应晶体管，该第二互补型场效应晶体管具有：具有与上述半导体衬底构成肖特基结的第二漏区、以及在上述半导体衬底上形成的栅极的第二电子传导型场效应晶体管；以及与上述第二电子传导型场效应晶体管共有漏区，在上述半导体衬底上具有与上述第二电子传导型场效应晶体管共用化了的栅极的第二空穴传导型场效应晶体管，第二传输门，该第二传输门由与上述第二互补型场效应晶体管共有上述第二漏区的场效应晶体管构成，上述第一互补型场效应晶体管的共用栅极连接在上述第二漏区上，上述第二互补型场效应晶体管的共用栅极连接在上述第一漏区上。
为了解决上述课题，根据本发明的第二方面，提供一种静态随机存取存储器，其特征在于包括：第一互补型场效应晶体管，该第一互补型场效应晶体管具有：具有与半导体衬底构成肖特基结的第一漏区、以及在上述半导体衬底上形成的栅极的第一电子传导型场效应晶体管；与上述第一电子传导型场效应晶体管共有第一漏区，具有与上述第一电子传导型场效应晶体管共用化了的栅极的第一空穴传导型场效应晶体管；以及在上述第一漏区上夹着介电体层形成的、连接上述第一电子传导型场效应晶体管及上述第一空穴传导型场效应晶体管的栅极的布线，第二互补型场效应晶体管，该第二互补型场效应晶体管具有：具有与上述半导体衬底构成肖特基结的第二漏区、以及在上述半导体衬底上形成的栅极的第二电子传导型场效应晶体管；与上述第二电子传导型场效应晶体管共有上述第二漏区，具有与上述第二电子传导型场效应晶体管共用化了的栅极的第二空穴传导型场效应晶体管；以及在上述第二漏区上夹着介电体层形成的、连接上述第二电子传导型场效应晶体管及上述第二空穴传导型场效应晶体管的栅极的布线，上述第一互补型场效应晶体管的共用栅极连接在上述第二漏区上，上述第二互补型场效应晶体管的共用栅极连接在上述第二漏区上。
如果采用本发明，则由于对互补型场效应晶体管和传输门设置共有漏区，在共有漏区和半导体衬底之间形成肖特基结，所以能使漏耗尽层狭窄，能减少由α线或中性粒子线在耗尽层中生成电子空穴对的频度。另外，由于共用漏区，所以静态随机存取存储器各部的设计的自由度增大，同时能缩小存储单元。
图1是说明本发明的第一实施方式的SRAM存储单元用的平面布局图(也表示一部分连接关系)。
图2是第一实施方式的SRAM存储单元用的A-A’的剖面示意图。
图3是第一实施方式的SRAM存储单元用的B-B’的剖面示意图。
图4是第一实施方式的SRAM存储单元用地另一平面布局图(也表示一部分连接关系)。
图5是图4所示的平面布局图中的A-A’剖面示意图。
图6是图4所示的平面布局图中的B-B’剖面示意图。
图7是第一实施方式的SRAM存储单元用的另一平面布局图(也表示一部分连接关系)。
图8是图7所示的平面布局图中的A-A’剖面示意图。
图9是图7所示的平面布局图中的B-B’剖面示意图。
以下，参照附图说明本发明的各实施方式。另外，在所有实施方式和实施例中，相同的结构标以同一标记，省略重复的说明。另外，各图是说明本发明和促进对其理解用的示意图，其形状，尺寸和比例等有与实际的装置不同的地方，但参照以下的说明和众所周知的技术，能适当地设计变更它们。
(第一实施方式)
图1中示出了根据本发明的实施方式的SRAM存储单元的俯视图。
该SRAM存储单元具有第一CMOS 1和第二CMOS 3。第一CMOS 1具有空穴传导型场效应晶体管11和电子传导型场效应晶体管12，两者共有漏区13。另外，空穴传导型场效应晶体管11的栅极14和电子传导型场效应晶体管的栅极17用布线G1连接(共用化)。15是空穴传导型场效应晶体管11的源区，16是电子传导型场效应晶体管12的源区。
第二CMOS 3具有空穴传导型场效应晶体管31和电子传导型场效应晶体管32，两者共有漏区33。另外，空穴传导型场效应晶体管31的栅极34和电子传导型场效应晶体管的栅极37用布线G2连接(共用化)。图1中的35是空穴传导型场效应晶体管31的源区，图1中的36是电子传导型场效应晶体管32的源区。
第一CMOS 1和第二CMOS 3的空穴传导型场效应晶体管11、31的源区15、35共同连接，被供给Vcc。另外，电子传导型场效应晶体管12、32的源区16、36共同连接，被供给Vss。另外，第一CMOS1的共用化了的栅极G1连接在第二CMOS 3的共有漏区33上，第二CMOS 3的共用化了的栅极G2连接在第一CMOS 1的共有漏区13上。由此，该一对CMOS构成双稳态触发电路。
SRAM存储单元还具有构成传输门的两个电子传导型场效应晶体管5、7，各电子传导型场效应晶体管共有CMOS和漏区。就是说，第一CMOS 1的共有漏构成电子传导型场效应晶体管5的漏，第二CMOS 3的共有漏构成电子传导型场效应晶体管7的漏。
这里，场效应晶体管5、7的栅极51、71是字线WL，分别连接在字线控制电路上。另外，场效应晶体管5、7的源区53由位线BL控制，源区73由位线/BL控制。
另外，通过栅极14、17、34、37、51、71的控制和漏电压的施加，在各栅极下面的半导体衬底(源·漏区之间)上形成备场效应晶体管的沟道。另外，各CMOS和传输门的共用漏区13、33能采用例如ErSi₂等的金属电极。
图2是图1中的A-A’的剖面示意图。
本实施方式的各场效应晶体管在衬底9的表面上形成。在空穴传导型场效应晶体管11下面的衬底9上，形成添加了n型杂质的阱区91，在电子传导型场效应晶体管12下面的衬底9上，形成添加了p型杂质的阱区92。另外，该实施方式中的备晶体管都是绝缘栅型的，所以栅极14、17和衬底9利用栅绝缘膜18、19进行绝缘。
如图2所示，在本实施方式中，将与半导体衬底9有肖特基结的金属层用于共有漏区，所以包围它的耗尽层20极其狭窄。因此，与现有的由杂质扩散层构成的漏区相比，能减少耗尽层中由α线或中性粒子线生成的电子空穴对的数量。
图3是图1中的B-B’的剖面图。
如图3所示，由于共有漏区13与半导体衬底形成肖特基结，所以漏耗尽层20狭窄，能减少由α线或中性粒子线在耗尽层中生成电子空穴对的频度。另外，在图2及图3中，省略而未示出在半导体衬底9上形成的层间绝缘膜。
另外，如果采用这些金属漏区13，则由于其周围的耗尽层窄，所以具有不容易发生短沟道效应的效果。就是说，如果将高浓度的杂质扩散层用于漏区，则在与阱区之间能形成宽的耗尽层，丧失了栅极的控制性，成为短沟道效应的原因。为了抑制该短沟道效应，虽然有必要使栅极长度形成得足够长，但如果采用本实施方式，则没有这样的必要，还能实现半导体集成电路的微细化。
另外，作为用于共有漏13、33的金属，能采用ErSi₂等的金属硅化物。特别是ErSi₂对空穴的势垒高，所以能抑制由ErSi₂和p型阱之间的空穴电流引起的泄漏。另外，由于ErSi₂被p型阱包围着，所以具有能抑制由ErSi₂和n型阱之间的电子电流引起的泄漏的效果。由于形成肖特基结的金属性材料的功函数比本征半导体的能带隙的中央高，被在半导体衬底上形成了肖特基结的空穴传导型的半导体区包围着，所以能获得这些作用和效果。这样的金属漏的材料除了ErSi₂以外，还有YSi₂、GdSi₂、DySi₂、HoSi₂等。
如上所述，由于用共有金属层形成全部场效应晶体管的漏区，所以由肖特基势垒形成的耗尽层比pn结窄很多，能抑制静态随机存取存储器中的短沟道效应和软错误。另外，由于全部漏区共有，所以漏区中不需要以前的STI(浅沟分离)等的元件分离区，所以适合微细化，用于设置元件分离区的布局上的制约少。
图4中示出了本实施方式的SRAM单元中的第二平面图。在该第二平面图中，不变更各晶体管的结构和连接关系，只变更了栅极和源、漏区的平面配置方法。在该例中，由L形的图形构成两个CMOS的共用化了的栅G1、G2，分别与由同样的L形图形构成的共用漏13、33组合，构成矩形图形。如果这样处理，则由于共用栅极G1、G2紧密配置，所以不仅能提高集成度，而且适合于栅极形成后或以后的布线工序后的CMP(化学机械抛光)等平坦化工序。
在图4中，被共用化了的一个CMOS的栅G1(G2)和另一个CMOS的漏区33(13)用布线101、103连接。布线101连接在漏区13和栅G2分别重叠的区域上，布线103连接在栅G1和漏区33分别重叠的区域上。
另外，也可以将成为上述实施方式的传输门的场效应晶体管作为空穴传导型的。在将传输门作为空穴传导型的场效应晶体管的情况下，将其源区53、73作为p型杂质的扩散区。另外，例如将PtSi用于CMOS的作为共用漏的13、33。
另外，如图5所示的图1中的A-A’剖面的变形及图6所示的图1中的B-B’剖面的变形所示，在半导体衬底9’上，形成包围空穴传导型场效应晶体管的栅极14下面的沟道区(源、漏区之间的区域)、p型源区15、共用漏区13的n型阱91’。另外，在半导体衬底9’上，与n型阱相邻地形成包围电子传导型场效应晶体管的沟道区和源区的p型阱92’。
这里，由于PtSi对电子的势垒高，所以如果采用PtSi漏区13，则能抑制由与n型阱之间的电子电流以前的泄漏。另外，由于PtSi被n型阱包围，所以也能抑制由PtSi和p型阱之间的空穴电流以前的泄漏。形成肖特基结的金属性材料的功函数比本征半导体的能带隙的中央低，在半导体衬底上形成了肖特基结的电子传导型的半导体区中有必要包含这样的作用和效果。作为能获得这样的作用和效果的漏材料，除了PtSi以外，还有Pt₂Si、IrSi、IrSi₂等。
(第二实施方式)
用图7中的俯视图，说明根据本发明的第二方面的肖特基漏SRAM。
在该例中，第一CMOS 1的空穴传导型场效应晶体管的栅极14和电子传导型场效应晶体管的栅极17用上层的导体M0连接，成为第一CMOS 1的共用化栅。另外，该M0用上层的导体M1’连接在第二CMOS 3的漏区33上。
第二CMOS 3的空穴传导型栅极34用上层的导体M0’与电子传导型栅极37连接，再用上层的导体M1连接在第一CMOS 1的漏区13上。
这样，如果使CMOS的漏区和传输门的场效应晶体管的漏共用化，则由于利用多层布线，所以与以往相比，能进行微细化的局部。但是，在本实施方式中，未必需要使3个场效应晶体管的漏区共用化。
图8是图7中的A-A’剖面示意图，图9是图7中的B-B’剖面示意图。
在本实施方式中，由于由在M0和共用漏区13之间形成的绝缘层95、97产生的寄生电容构成第一CMOS 1的新的电容成分，所以不消费芯片面积，能有效地抑制由软错误引起的逻辑反转。虽然未示出第二CMOS 3的剖面图，但第二CMOS 3与第一CMOS 1对称地构成，所以采用与第一CMOS 1同样的结构，能获得与第一CMOS 1同样的效果。
另外，在各剖面图中，在栅极14、17、51的侧壁上能设置所谓的侧壁绝缘膜。但是，由于图8和图9中的栅极14、17的侧面接触导体M0，所以能降低接触电阻，与此不同，如果设置侧壁绝缘膜，则由于接触区只限于栅极14、17的上表面，所以存在接触电阻增大的缺点。
另外，在绝缘层95、97中，能使用氧化硅、氮化硅等绝缘材料。图8及图9中的93表示氧化硅等层间绝缘膜，W表示连接导体M0和导体M1’的接点，连接共用漏13和导体M1的接点。
如上所述，如果采用本实施方式，则由于在3个场效应晶体管中使用共用的漏区，所以除了能提高软错误的宽容性以外，还能增加设计的自由度，能使单元缩小。
与此不同，在将杂质扩散层用于漏区的现有的CMOS中，空穴传导型场效应晶体管和电子传导型场效应晶体管的漏区，其不同的杂质是分别独立的，为了将它们作为共用漏必须形成接点，因此不可能降低寄生电容。
另外，在以上说明的第一实施方式中，虽然不使用元件分离区，但也能在各晶体管的漏区之间形成元件分离，在此情况下，上述的共有的漏区被分离，所以必须设置连接分离的漏区之间的布线。
以上，虽然说明了本发明的实施方式，但本发明不限定于这些，在权利要求中记载的发明的要旨的范畴内，能进行各种变更。
另外，本发明在实施阶段，在不脱离其要旨的范围内，能进行各种变形。
另外，通过将上述实施方式中公开的多种结构要素适当地组合起来，能形成发明的种种方面。例如，可以从实施方式中所示的全部结构要素中删除几个结构要素。另外，也可以将不同的实施方式中的结构要素适当地组合。