制造电容器之方法.pdf

一种用于制造电容器的方法，其包含具有一基材(210)的一原始结构，以及至少一介电层(224、226)，其中该基材的一第一区域与一第二区域系藉由一隔离层(212、214、216)而分开。在该第一与第二区域上，一电性传导层(228)系配置于该至少一介电层(224、226)上。再者，一罩幕层(230)系沉积于该电性传导层上，其中该第一区域上的一罩幕层系被建构用于产生一第一罩幕(230)。该方法更包含藉由该第一罩幕，以蚀去该电性传导层(230)与该第二区域中的至少一介电层(226)，以及完成该第二区域中的主动组件。

1.  一种用于制造电容器的方法，其包含：
提供一原始结构，其具有一基材(210)与至少一介电层(224、226)，其中该基材(210)之一第一区域与一第二区域系藉由一电性隔离结构而分开；
配置一电性传导层(228)于该第一与第二区域上的该至少一介电层(224、226)之上；
使用一罩幕层(230)于该电性传导层(228)上，且将其图案化用以形成一罩幕(230)于该第一区域上；
藉由罩幕，蚀刻去除该电性传导层(228)与该第二区域中的该至少一介电层(226)；以及
完成该第二区域中的一主动组件。

2.  如权利要求1的方法，其中所配置的该电性传导层(228)厚度为80奈米至120奈米。

3.  如权利要求1或2的方法，其中该电性传导层(228)系包含一多重薄片层，其系包含具有不同材质的薄片。

4.  如权利要求1或2的方法，其中该电性传导层(228)系包含一掺杂的多晶硅层或一金属层。

5.  如权利要求4的方法，其中配置该电性传导层(228)之步骤系包含配置一未掺杂的多晶硅层，且掺杂该配置的多晶硅层。

6.  如权利要求1至5任一项的方法，其中该原始结构系包含一第一(224)与第二(226)介电层，其中藉由该第一罩幕(230)以蚀刻去除该第二区域中至少一介电层(226)之至少其一的步骤，系包含藉由该第一罩幕(230)以蚀刻去除该第二区域中的该第二介电层(226)，且藉由使用该第一介电层(224)用以停止该蚀刻。

7.  如权利要求6的方法，其系于蚀刻去除该至少一电性传导层(228)之至少其一的步骤与完成该主动组件的步骤之间，包含下列步骤：
移除该第一罩幕(230)；以及
藉由使用该电性传导层(228)以蚀刻去除该第一区域中的该第一介电层(224)。

8.  如权利要求6或7的方法，其中该第一介电层(224)系包含Si₃N₄，且该第二介电层(226)系包含SiO₂。

9.  如权利要求1至8之一项的方法，其系于蚀刻去除该电性传导层(228的步骤与完成该主动组件的步骤之间，更包含以下步骤：
产生一接触结构(246、252a-d、256、266a-d、284、290a-d)于该电性传导层之上。

10.  如权利要求9的方法，其中产生一接触孔结构于该电性传导层之上的步骤系包含下列步骤：
产生一金属硅化物层(246、256、284)；以及
产生接触孔(252a-d、266a-d、290a-d)于该金属硅化物层(246、256、284)中。

11.  如权利要求1至10之一项的方法，其系于蚀刻去除该电性传导层(228)的步骤与完成该主动组件的步骤之间，其中该主动组件系一双极性晶体管，更包含下列步骤：
配置一多晶硅层(240)于该第一与第二区域中；
配置另一罩幕层于该多晶硅层(240)上，且将其建构用于定义该第一区域上的另一罩幕与该双极性晶体管的基极区域内的一罩幕；以及
蚀刻去除未被屏蔽的区域。

12.  如权利要求1至10之一项的方法，其系于蚀刻去除该电性传导层(228)的步骤与完成该主动组件的步骤之间，其中该主动组件系一双极性晶体管，更包含下列步骤：
配置一第二罩幕层，且将其建构用于定义该第一区域内的一第一窗，其系部分延伸于该电性传导层(228)之上，以及该双极性晶体管的一射极区域内的一第二窗；
藉由使用该第二罩幕层，以部分蚀刻去除该电性传导层(228)与该射极区域；
配置一多晶硅层(276)；
配置一第三罩幕层，且将其建构用于产生另一罩幕，其系位于该第一区域与该射极之上；以及
蚀刻去除该未被屏蔽的多晶硅层(276)。

13.  如权利要求12的方法，其中所配置的该电性传导层(228)厚度为170奈米至200奈米。

制造电容器之方法
技术领域
本发明系关于电容器，更特别地系关于分别具有硅与多晶硅电极的集成电容器。
背景技术
目前集成电容器系被使用于许多应用与设备中，例如无线通讯。为了满足现今设备作用的高度需求，其中所含有的组件必须具有高度的品质。
在无线通讯设备中，互调因子与谐波失真因子(克利尔因子，klirrfactor)系代表使用模拟电路的重要系数。例如，一集成电容器系使用在无线通讯设备的模拟电路中，其应对于所使用的电压U具有非常低的电容依赖性，以获得上述高品质模拟电路的需求。
电容方向C(U)主要系藉由两电容器电极的电荷载体浓度而决定，其中该电荷载体浓度尽可能越高越好。例如，若一上电极系由轻度n掺杂的半导体层所形成，则使用正电压于此电极可造成其中电荷载体的强烈耗损。由于所形成的消耗带之延伸系取决于所使用的电压，因此电容的电压依赖性造成不对称的电容方向C(U)，其系依赖于所使用之电压。
使用高度掺杂半导体材质所制成的电极，或是较佳为金属制的电极，可避免上述缺点。
再者，该电容器应具有高区域电容以保持一芯片上低区域消耗，其中发生在电容器制造中该区域电容的变化应低。
典型地，一集成电容系与主动及被动组件一起生成在一芯片上。在生产过程中，其方法系整合现有的积体制程与尽可能少的一些额外步骤以产生一集成电容器。由于额外的制程步骤总是会开启额外的电位来源以产生额外的浪费，所以，制程步骤的数目系特别重要。所以，产生不同组件，如电容器与主动组件，的整个集成制程必须被要求许多制程步骤尽可能地被分享。随着越加将芯片上的组件微小化，光技术步骤的数目相形重要，这是由于在光技术方法中稍微的错误对准，即使得所生产的该组件不堪使用。特别地，任何额外的光技术会造成生产成本的增加。
已知由于上述要求少数额外步骤，一集成电容器的电极系由多晶硅层所制成，其系被使用在该芯片的其它区域，以产生其它组件的结构，其中建构其它组件所需的光技术系被使用余建构该电容器电极。在一已知的方法中，例如，一集成电容器的上电极系藉由建构一的多晶硅层而形成，其中该多晶硅层更被用于形成该CMOS晶体管的闸极。
然而，上述该电极之产生所具有的缺点为整个制程预先决定该多晶硅层的掺质浓度。主动组件中层典型所使用的掺质浓度，并不足以获得该电容器之特性曲线C(U)的电压依赖性，对于高品质的电容器而言系不充足的。
图1系说明一已知集成电容器之横切面，其中该电容器电极之掺质系藉由该CMOS(NMOS)晶体管之源极/汲极掺杂所决定的。根据图1，高度传导区域112系以磷掺杂作为掺质，其掺质浓度系为每平方公分为6×10¹⁵，且系藉由STI(STI＝浅沟渠隔离)沟渠114而与该基材的其它区域电性隔离。第一介电层116为SiO₂，且介电层118为Si₃N₄系形成于该高度传导区域112之上。根据图1，该第一介电层SiO₂的厚度系为4.6奈米，而第二介电层Si₃N₄的厚度为12奈米。传导多晶硅层120系配置于第二介电层118之上以作为第二电极，其系被使用于一区域中以形成主动组件，未显示于图1。该多晶硅层120具有厚度为250奈米，且系以砷进行掺杂，掺杂浓度为每平方公分5×10¹⁵。其它层122与124，其亦用以与第二电极接触，且系用于该多晶硅层120之上。
由于图1中的该电容器之电容器电极之掺杂，系由在一CMOS晶体管制程中的掺杂步骤预先决定，其掺杂无法被独立选择，因而由于在多晶硅中电荷载体的消耗而使得现存通过一使用电压的电容之掺质浓度系不佳的，如下所述。
图2系图1电容器之测量曲线，该电容器具有特定电容C＝3fF/μm²。在图2中，x轴系代表所使用的电压单位为伏特，而y轴系代表电容nF。
如图所示。图1之电容器的电容在多晶硅的第二电极与第一电极之间所使用的电压范围+5伏特至+3伏特的区间中大致上系一定值，其中该电容值约为2.54nF。随着多晶硅的第二电极电压下降，电压+3伏特与-1伏特的区间中，电容呈现非线性的减少，在使用负电压为-1伏特时才转为线性减少，其中电容值系自-1伏特时的2.51nF降为-5伏特时的2.43nF。在此区域中，亦即当该多晶硅的上电极相较于下电极系为正时，在多晶硅中系形成强的空间-电荷区域，其大小系随着所使用的负电压之增加而增加。
图2中所示的特性曲线系高度不对称，且仅在小的电压区域内形成定值，此即为图1中的电容器不适合作为高品质地容器的原因，高品质电容器的电容对于电压的依赖性小。已知在多晶硅中可用于改善因强烈消耗电荷载体所造成的电压依赖性，系为增加该多晶硅层120之多晶硅掺质浓度。
已知可藉由优化温度的安排以在该多晶硅层120中增加主动电荷载体，可藉以小幅改善电容状况。然而，由于温度安排的改变对于与该电容器同时产生之CMOS晶体管地功能性有不利的影响，所以温度安排的改变仅能在非常有限的区域中发生。
由于在上述集成电容器中该多晶硅层120之掺杂并非独立于整个制程之外，且系特别经由一植入而进行，且同时形成该CMOS(NMOS)晶体管之源极/汲极区域之掺杂，在上述电容器中该多晶硅层120之掺杂无法选择太高，这是由于该源极/汲极区域的掺杂太高会造成该NMOS晶体管的损坏。
已知可藉由在已配置的多晶硅层进行后掺杂以改善电压独立性。例如，可藉由后离子植入而进行，其较佳系包含磷植入于n-传导电极。
然而，该后掺杂的缺点为额外的方法步骤，特别是需要额外的光技术步骤以进行后植入。如上所述，额外的光技术会造成整个制程成本的大幅增加。
再者，已知分别提供一储存电容器与深沟渠电容器作为芯片上的集成电容器，以获得较佳的电容状况C(U)。然而，提供储存电容器的缺点在于需要额外复杂的制程步骤以产生该储存电容器，包含产生该深沟渠与后续的充填。这些复杂的制程步骤之缺点在于造成大量生产的浪费。再者，由于在一沟渠中具有复杂的配置，因而相较于习知平面电容器，在一储存电容器的特定区域容量难具有再现性。
另一已知用于产生具有较佳电容之集成电容器之方法，系将该电容器之电极制为金属层。在具有金属电极的电容器中，例如MIM电容器，由于该电极具有高度传导性，所以该电容具有非常低的电压依赖性。然而，该MIM电容的缺点在于在该金属电极之间的介电质必须与其兼容，亦即该介电质仅可在某一温度之上而配置于该金属电极。然而，已知满足此需求的介电质具有一介电常数，其系低于用于多晶硅层中的已知介电质。所以，相较于其它型式的集成电容器，一MIM电容器之区域容量系被减少。
发明内容
本发明之一目的系提供一种改良方法，用于提供具有较佳特性的集成电路。
该目的系藉由权利要求1而达成。
本发明系提供一种用于提供电容器之方法，该方法包含：
提供一原始结构其具有一基材及至少一介电层，其中该基材之一第一区域与一第二区域系藉由一隔离结构而分隔；
在该第一与该第二区域上，配置一电性传导层于该至少一介电层上；
配置一罩幕层于该电性传导层上，将其建造以产生一第一罩幕于该第一区域之上；
藉由该罩幕于该第二区域中，蚀刻掉该电性传导层与该至少一介电层；以及
完成一主动组件于该第二区域中。
本发明之知识基础在于一种用于产生电容器之改良方法，其中该电容器之上电极系包含一传导层，其系于建构一电容器区域之后而形成，其中本发明系使用建造一罩幕，其后续系用以建构该电容器之介电质。本发明之方法中该上电极之产生系与产生该电容器区域之外的区域中其它主动组件退耦，因而该传导层可具有所期望的传导性而不会干扰该主动组件的产生，然而，其中不需要额外的光技术，这是由于用于建构该传导层之该罩幕亦被使用于建构该介电质。
本发明之优点在于产生一电容器于一芯片上，该电容器具有高传导性的传导层，且对于所使用的电压具有低的低赖性，且不影响该芯片上其它的主动组件。
特别地，在一实施例中该传导层系以金属所形成，该电容器可获得具低电压依赖性的电容。
再者，本发明之优点在于藉由移除该电容器区域外之区域中的传导层，以避免其中结构的增加。
移除该电容器区域外的传导层，可更进一步将该方法整合于现存的制程方法中，以平行产生一集成电容器与集成主动组件，而不需要额外的光技术步骤。
在一实施例中，该传导层更包含一高度掺杂的多晶硅层，因而可选择具高介电常数的介电质于该介电层，因此所产生的电容器同时具有良好性质的高区域电容。
本发明之较佳实施例可藉由以下说明与图式得以进一步之说明。
附图说明
图1系一习知集成电容器之横切示意图。
图2系图1中的电容器对于所使用之电压的电容状况图式。
图3至图17系为横切示意图，系根据本发明之第一实施例说明制造电容器之制程步骤。
图18至图19系为横切示意图，系根据本发明之第二实施例说明制造电容器之制程步骤。
图20至图23系为横切示意图，，系根据本发明之第二实施例说明制造电容器之制程步骤。
具体实施方式
请参阅图3至图23，本发明之不同实施例系如下所述。图式中相同的组件符号系代表相同的组件。
以下图式之横切面系包含一基材210之一区段。如所示之该区段中，其系说明一电容器区域，其中一电容器系藉由本发明之方法而形成。再者，所说明之区域部分系相邻于该电容器区域。虽然未于图示中所显示，该基材更形成其它部分或区域，其上具有包含如MOS晶体管或双极性晶体管之其它组件。
请参阅图3至图17，其系说明本发明之第一实施例。图3系说明在制程步骤之后的半导体结构，其中首先在一表面210a上系半导体结构210中形成三个STI隔离区域(STI＝浅沟渠隔离)。在未形成该STI隔离区域212、214、216的区域中，该硅基材210具有高掺质浓度，在STI隔离区域已被产生之后，藉由植入磷作为掺质通过该表面210a，可在第一未掺杂之基材210进行掺杂。在该STI隔离区域212、214与216下的区域中，形成以植入横向扩散掺质而产生的具低传导性的下扩散区域218、220与222。该STI隔离区域212与214定义一电容器区域，其中该集成电容器系由本发明之方法所形成。该电容器区域系包含该STI隔离区域212与214之间的区域。该电容器区域系藉由该STI隔离区域212、214，而自该基材之相邻区域电性隔离。
虽然在所述之实施例中，仅显示藉由STI隔离区域所形成之基材区域的电性隔离，其它实施例中系提供基材区域之其它电性隔离。再者，在产生该电性隔离之后，该基材之掺杂并不受限于所描述之离子植入。例如，可利用任何已知的掺杂技术掺杂该基材，其中可藉由如深沟渠隔离的方式获得基材区域之电性隔离。
图4系说明图3之结构配置一第一介电层224的Si₃N₄，其中其系配置于该基材210的表面210a上，且厚度约为4-6奈米。
请参阅图5，一第二介电层226系配置于该第一介电层224上。在所描述之实施例中，该第二介电层226系包含SiO₂，其系由氧化还原反应所形成。包含该第一与第二介电层的结构之总厚度系约为5-7奈米。此外，在其它实施例中，仅用一介电层配置于该基材210的表面210a上作为电容器介电质，以取代上述的两介电层，其中该单层并不限于上述的介电质Si₃N₄与SiO₂，且可包含任何已知的介电质。同样地，为取代该介电层224与226，可配置具有超过两介电层与薄片之层结构，其中该层结构可包含已知介电质的任何组合可能。
请参阅图6，一传导层228系配置于图5所示结构之该第二介电层226之上。在一较佳实施例中，该传导层228系包含多晶硅，其较佳系以磷掺杂之。典型的掺杂浓度包含区域为每立方公分1×10²⁰至4×10²⁰。可藉由任何已知的方法配置该传导层28，例如低压化学蒸气沈积，LPCVD。较佳为，在上述实施中，该传导层之厚度约为100奈米且以磷n-掺杂作为掺质。可在该层配置过程中藉由原位(in-situ)方式进行掺杂，或是藉由自气相的掺杂、藉由布值的方式或是藉由其它任何的已知掺杂方法。
在另一实施例中，该传导层228可被配置为金属层，其中所使用的金属较佳系可对抗高温，以避免在后续步骤中发生熔融。该金属层可藉由任何已知的方式进行配置，例如溅镀法或是气相沈积法。
所提供之该传导层228可分别具有任何所期望的掺杂与传导性。在其它实施例中，该传导层228更可包含具有不同材质与掺杂之数层。
如下所述，配置该传导层228并不会影响在该电容器区域外其它组件的形成，例如MOS晶体管与双极性晶体管，这是由于在完成该组件之前，其已自该电容器区域外的区域中移除。
图7系说明图6中的结构在进行一光技术步骤后，而产生一罩幕230，用于蚀刻该传导层228。较佳为，该罩幕230材质为TEOS(TEOS＝四乙氧基硅烷)且厚度为30奈米，系被沈积于该传导层之上，而后藉由已知的蚀刻技术建构该罩幕230，例如利用光微影蚀刻。
另外，该罩幕230可包含适合进行建构该传导层228与至少该被配置的第二介电层226之其它材质。该罩幕230亦可包含一层结构，其系具有包含不同材质之数层。
在一后续步骤中，该传导层228系藉由使用该区域中的该罩幕230而移除，该区域未被该罩幕230覆盖，因此所建构的传导层系产生在该传导层228之外，而该传导层228系仅形成于该电容器区域中。在一实施例中，由多晶硅所形成之传导层228，藉由已知合适的蚀刻技术而移除该电容器区域外的该传导层228，例如藉由电浆蚀刻。
较佳为，可使用一蚀刻方式以蚀刻该传导层228，其中该第二介电层226系作为蚀刻停止，以避免藉由该介电层224与226而更进一步的蚀刻至该基材210。为进行此选择性的蚀刻，可实施该蚀刻方法于该介电层226，或是可选择该介电层226以对应该蚀刻方法。
图8系说明图7的结构在进行该蚀刻步骤之后的结果。蚀刻步骤后所建构的传导层228仅于该罩幕230下之区域中，延伸于该电容器区域上，其包含该隔离区域212至该隔离区域214之区域。
在一后续步骤中，藉由使用该层228作为罩幕230，以进行蚀刻SiO₂的该第二介电层226。图9系说明图8之结构在进行蚀刻步骤后的结果。对应于所建构之传导层22g，该电容器区域外的区域中该第二介电层226系被移除。在上述实施例中，较佳系藉由一蚀刻方法移除由SiO₂所形成的该介电层226，其中由Si₃N₄所形成的该第一介电层224系作为一蚀刻停止层，因此可避免过渡蚀刻入该基材210中。在该较佳实施例中，该罩幕230可藉由蚀刻该第二介电层226而移除，其中所建构的传导层228未被蚀刻，这是由于在该蚀刻方法中其亦作为蚀刻停止层。
请参阅图10，在一后续步骤中，所建构的传导层228之外部区域中该第一介电层224系被蚀刻掉。图10系说明图9之结构在进行蚀刻步骤后的结果。如图10中所示，在蚀刻后，该第一介电层224系被建构，因而其延伸通过该电容器区域，以对应该第二介电层226。在所述之实施例中，所建构的多晶硅传导层228系被使用作为一蚀刻罩幕，以建构Si₃N₄的第一介电层224。在相同的方式中，硅基材220系作为蚀刻停止，因而可避免过度蚀刻至该基材20。因此，藉由适当选择Si₃N₄的该介电层224与SiO₂的介电层226，在上述实施例中可进行一选择性蚀刻，其中在蚀刻该第二介电层226中，该第一介电层224系作为蚀刻停止层，且在蚀刻该第一介电层224中，所建构的传导层228与该基材210系作为一蚀刻停止。该选择性蚀刻使得可正确移除该介电层224与226，而不会危害到所建构的传导层228与该基材210之移除。
本发明并不受限于上述的建构与蚀刻方法，而藉由配置与建构单一罩幕230即获得本发明该传导层280与介电层224与226之建构。例如，所配置的罩幕230可包含数层，其中在用以建构该传导层228与该介电层224与228的蚀刻程序中，一次蚀刻这些层其中之一，且其系藉由使用其下之层作为蚀刻停止层。
在上述的蚀刻之后，进行一清洁步骤，以移除任何的残留与污染。在后续步骤中，在该电容器区域外部双极性区域中的MOS区域中，产生一或数个CMOS晶体管与/或一或数个双极性晶体管，其中该双极性晶体管并未显示于图1至图23中。如下所述，产生主动组件的某些制程步骤，例如配置层或罩幕、掺杂或建构，系平行进行于该电容器区域中，以产生一电性连接至所建构的传导层228。所以，在不同实施例的电容器区域中可使用制程曲线的不同制程步骤，以产生终端或其它结构。
首先，藉由已知的技术形成p-与n-槽，其系用于在该MOS区域中源极/汲极区域的电性隔离，该技术包含蚀刻技术与掺杂技术。而后，RF清理步骤系清理该基材之表面，且一氧化物层232系形成于该基材之表面上。在该MOS-区域中，该氧化物层232被建构后，系作为一闸极氧化物层，且系藉由已知的技术而形成，用以产生闸极氧化物层。
图11系说明图10的结构在形成氧化物层232后的结果。由所建构的层224、226与228所定义的电容器结构234外部区域中，该氧化物层232系延伸于该硅基材210之表面210a上。再者，该氧化物层232系延伸于所建构的传导层228上，以及该电容器结构234之侧表面234a与234b。
请参阅图12，在第一实施例中，一多晶硅层236系配置于该氧化物层232上，其中该多晶硅层236系被配置于该MOS-区域中以形成一闸极电极。图12系说明图11中的结构在配置该多晶硅层236后的结果。可藉由任何合适的方法进行配置该多晶硅层236，例如LPCVD方法。较佳为，在后续掺的步骤中藉由离子植入，该多晶硅层236可被配置未掺杂与掺杂，其决定该MOS-区域中该MOS晶体管之源极与汲极区域之掺杂。在后续步骤中，进行建构该多晶硅层236。所以，藉由已知的光技术与蚀刻方法，使用与建构一罩幕层。所进行之建构系如同在该基材之双极性区域中建构双极性晶体管，其中该双极性晶体管并未显示于图1至图23中。
在该电容器区域中所建构的罩幕，而后被用以移除形成于所建构的传导层228上的该多晶硅层236。藉由使用合适的技术，相邻于该电容器结构之侧面234a与234b的该区域238a与238b中，该多晶硅层236系被部分移除。
需要移除该多晶硅层236以于后续步骤中，移除所建构的传导层228之表面上的该氧化物层232，以电性连接所建构之传导层228。再者，当藉由氰氟酸蚀刻该氧化物层232时，该电容器结构234之侧面234a与234b上所形成之该氧化物层232，在上述蚀刻步骤中可被部分移除。
图13系说明图12之结构进行上述步骤后的结果。藉由包含蚀刻该多晶硅层236与该氧化物层238之步骤，形成氧化物层区域232a与232b，其系自该表面210a上所沈积的该氧化物层232延伸，且系沿着该区域238a与238b，其系在该电容器结构234之侧上相邻。根据图13，该多晶硅层236更延伸于该电容器区域外部的区域中。再者，多晶硅层区域236a与236b系形成于该氧化物层区域232a与232b之侧上。
在一后续步骤中，沈积一第二多晶硅层240，其系供于该双极性区域中，以形成双极性晶体管之多晶硅的基极终端层。图14系说明图13之结构进行此步骤之结果。如图所示，该第二多晶硅层240系配置于图13之结构的表面上。例如，藉由LPCVD配置，以进行配置，其中该第二多晶硅层240的厚度为150奈米。较佳为，该第二多晶硅层240系配置成未掺杂，而在后续步骤中藉由离子植入而被掺杂。
在后续步骤中，使用微影蚀刻进行蚀刻该第二多晶硅层240。
图15系说明图14之结构在进行蚀刻后的结果。如图所述，在蚀刻后，第二多晶硅层240保持在该传导层228上，且在该氧化物层区域232a与232b以及该多晶硅层区域238a与238b上。而后，配置于该基材上的该氧化物层232系藉由区域中的氧化物蚀刻而移除，其中该第二多晶硅层240系被移除。而后，进行清洁步骤以移除微影蚀刻中的光阻残余物与其它可能的污染。
在一后续步骤中，在MOS区域中建构该CMOS晶体管，且在该双极性区域中建构双极性晶体管。
图16系说明图15之结构进行CMOS建构步骤后的结果。由于建构该晶体管之处理，自图15之结构起，间隔242与244系形成于该电容器区域中，其系沈积于所建构之第二多晶体层240之侧上，其中所建构的第二多晶硅层系被蚀刻以减少厚度。该间隔242与244系被设计约为三角形且系由SiO₂组成。而后，为了产生良好的电性接触，一金属硅化物层246系被形成于所建构之第二多晶硅层240上，且一金属硅化物层248系形成于该基材210上无STI隔离区域形成之区域。根据已知的方法形成金属硅化物层246与248。所以，较佳系包含titan的金属沈积于所建构之第二多晶硅层240的表面上与该基材210之表面210a上，以及在后续的硅化程序中，系藉由化学反应形成金属硅化物层。请参阅图16，该金属硅化物层246系沈积于所建构的第二多晶硅层240上，而该金属硅化物层248系形成于相邻于该间隔242与244之区域中该基材210的该表面210a上。如图16所示。该金属硅化物层248并未形成于沈积STU隔离区域的这些区域中，以藉由该STI隔离区域获得电性隔离。在一后续步骤中，沈积Si₃N₄的隔离层，因此其系被配置于该金属硅化物层248、该STI区域216、金属硅化物层248与间隔242及244之侧上。
图17系说明图16之结构在进行其它步骤后的结果，其中系在该硅化物层246中产生接触孔252a、252b、252c与252d。再者，接触该基材之至少一接触孔254系被产生在该金属硅化物层248中，其系被配置于该基材上。该接触孔252a-d与254系藉由微影蚀刻与后续蚀刻而形成，其中第一隔离层250系被移除于该区域中，其系由微影蚀刻所定义，且一或数个凹槽系被蚀刻成个别的硅化物层，亦即分别为硅化物层246与248。在图17所示之结构中，该接触孔252a-d确保用于后续自传导层228所插入之插头的电性连接至后续步骤所形成的轨迹，该第二多晶硅层240之掺杂较少且具有接触孔。
所以，根据本发明之第一实施例，产生图17之结构所建构之电容器，其中在该电容器区域中所掺杂的基材210建构该传导层228，因此当配置该传导层228时，该传导层228之厚度损失必须被考虑。如图18所示，Si₃N₄的隔离层264系被沈积于该硅化物层256的表面上与该间隔260之侧表面上及该基材210之表面210a上。
图19系说明图18结构进行后续步骤之结果，其中接触孔266a-226d系被蚀刻于该硅化物层256中且一接触孔268系被蚀刻于该硅化物层258中。对应于第一实施例，供于该接触孔之区域系藉由微影蚀刻方式而决定，且在后续蚀刻中，第一隔离层264系被移除于所定义的区域中，且而后该接触孔266a-266d系藉由蚀刻该硅化物层256中的凹槽而产生。在相同的方式中，该接触孔268系藉由蚀刻该硅化物层256中的凹槽而产生。
请参阅图20至图23，以下系说明本发明之第三实施例，其中所建构的传导层228系被部分蚀刻掉。在第三实施例中，如图3至图11所述之制程步骤系完全相同于第一与第二实施例。自图11开始，该氧化物层232被蚀刻掉，除了该氧化物层区域232a与232b，其仍分别保留于该电容器结构234之侧。而后，配置Si₃N₄的一隔离层，其系形成于该基材210之表面210a以及沈积于所建构之传导层228之侧上该传导层228与氧化物层232a与232b上。在一后续步骤中，配置一TEOS层272，因此其系形成于该基材210之该表面上与该氧化物层232上，其系配置于所建构的传导层228上，与该隔离层270之侧上。在后续的建构制程中，其系使用于双极性区域中，用于建构一射极窗，该射极窗中所建构的传导层228系被部分移除，且系藉由适当的光技术被定义于该电容器区域中。首先，在所定义的窗区域中，该TEOS层272与该氧化物层232系藉由所形成之窗而移除。而后，所建构的传导层228系被部分蚀刻掉，以在该窗区域中的传导层228中产生一凹槽274。
藉由平行在该双极性区域中所蚀刻的该射极窗，形成该凹槽274，其中此蚀刻系为固定时间蚀刻。由于上述第三实施例中该传导层228系被蚀刻至某一厚度，所以其必须被配置具有一个别厚度，以避免在一固定时间蚀刻中所建构的传导层228被完全蚀刻。而后，蚀刻后所建构之传导层228之厚度必须藉由所配置的传导层228厚度而被调整其较佳系包含170至200奈米。
请参阅图21，自该图20之结构，形成一掺杂的多晶硅层276以填充该凹槽274。再者，该多晶硅层276系被配置于在该凹槽274之外一侧上的该TEOS层272之上。该多晶硅层276系于沈积制程中所形成，其中用于产生一射极的一多晶硅层系被沈积于该双极性区域中。所以，藉由包含光技术与后续蚀刻之建构制程以形成该多晶硅层276，其中系使用该光技术于该双极性区域中，以建构该射极。如图21所示，L型的TEOS区域278与280系分别形成于该凹处274之侧上。产生这些L型的TEOS区域278与280系用于在该双极性区域中产生该双极性晶体管。同样地，由于要用于在该双极性区域中产生该双极性晶体管，所以一凹槽282系形成于该多晶硅层276中。
请参阅图22，自图21中的结构，首先该TEOS层272系于该区域中被移除，其中系有该TEOS层272沈积于该基材210之该表面270a上。在一后续步骤中，一金属硅化物层284系被形成于该多晶硅层276之该表面上，且一金属硅化物层系形成于该基材210之上。如上述之实施例中，该基材之区域中并非形成该金属硅化物层286，而是形成该STI隔离区域，亦即一STI隔离区域216。在一后续的步骤中，一凹槽294系形成于该硅化物层284中。而后，Si₃N₄的隔离曾288系配置于该硅化物层284之表面、硅化物层286与该STI隔离区域216上，且系于该层284、278、280、282、270与272之侧上。在一后续步骤中，系在该硅化物层284中产生接触孔290a-290d，且在该硅化物层286中产生至少一接触孔292。根据图23，该接触孔292b与292c系位于系位于该凹槽294之中间，因而其系透过该硅化物层286而延伸至该多晶硅层278，这是由于该多晶硅层具有更大的高度，
如图23所示，在上述之实施例中，无间隔形成于该侧上。用于第三实施例自图11之结构的制程步骤包含产生终端组件与该电容器之其它结构，包含产生双极性晶体管之制程步骤，其中形成间隔系可避免的。再者，应要注意的是在该第三实施例中，在蚀刻该窗之后用于引入该多晶硅层278的制程步骤，系与在该双极性区域中引入该射极多晶硅同时进行，后续接有两个植入步骤，亦即收集器植入与该双极性晶体管之基极植入。所以，必须注意进行植入必须不损害该介电层224与226。
在上述实施例中虽然该传导层228具有掺杂的多晶硅材质，但并不会限制本发明之范围。再者，本发明可提供使用任何适当的传导层，例如一配置的金属层。