金属硅化物层设于源、漏区域上及栅极上的半导体器件及其制造方法.pdf

本发明揭示一种金属硅化物层设于源、漏区域上及栅极上的半导体器件及其制造方法。具有半导体基板；形成于所述半导体基板上的元件分离区域；形成于所述元件分离区域以外的区域的所述半导体基板上、并在表面上形成金属硅化物层的元件区域；以及形成于所述元件分离区域以外的区域的所述半导体基板上、并在表面上形成金属硅化物层的虚设元件区域，在包含所述元件区域的一边为1μm的正方形的着眼范围中的所述元件区域和所述虚设元件区域的各图形面积合计占有率为大于等于25％。

1.  一种半导体器件，包括
半导体基板(21)；
形成于所述半导体基板上的元件分离区域(12)；
形成于所述元件分离区域以外的区域的所述半导体基板上、并在表面上形成金属硅化物层(48)的元件区域(11)；以及
形成于所述元件分离区域以外的区域的所述半导体基板上、并在表面上形成金属硅化物层(48)的虚设元件区域(13)，其特征在于，
在包含所述元件区域(11)的一边为1μm的正方形的着眼范围(10)中的所述元件区域(11)和所述虚设元件区域(13)的各图形面积合计占有率为大于等于25％。

2.  如权利要求1所述的半导体器件，其特征在于，
所述元件区域(11)和所述虚设元件区域(13)分别包括
有沟道区域的阱(41)、
形成于所述阱(41)的表层部的第1杂质扩散层(47)、
隔着栅绝缘膜设置于所述阱(41)的所述沟道区域上的栅极(44)、以及
分别设于所述第1杂质扩散层(47)上和所述栅极(44)上的所述金属硅化物层(48)。

3.  如权利要求1所述的半导体器件，其特征在于，
所述虚设元件区域(13)包括
阱(41)、
设于所述阱(41)的表层部的全部面上的第1杂质层(47)、以及
设于所述第1杂质层(47)上表面的所述金属硅化物层(48)。

4.  如权利要求1所述的半导体器件，其特征在于，
所述虚设元件区域(13)包括
阱(41)、以及
设于所述阱(41)上的所述金属硅化物层(48)。

5.  如权利要求1所述的半导体器件，其特征在于，
所述虚设元件区域(13)包括
阱(41)、
设于所述阱(41)的表层部的阱触点用的第2杂质扩散层(49)、以及
设于所述阱(41)上和所述第2杂质层(49)上的所述金属硅化物层(48)。

6.  如权利要求1所述的半导体器件，其特征在于，
所述金属硅化物层(48)包含Ni或Pt中的一种金属。

7.  如权利要求1所述的半导体器件，其特征在于，
所述元件分离区域(12)包括
设于所述半导体基板(21)的沟(38)、以及
埋入所述沟(38)内部的绝缘膜(39)。

8.  一种半导体器件，包括
半导体基板(21)；
形成于所述半导体基板(21)上的元件分离区域(12)；
形成于所述元件分离区域以外的区域的所述半导体基板(21)上；并在表面上形成金属硅化物层(48)的元件区域(11)；以及
形成于所述元件分离区域以外的区域的所述半导体基板(21)上、并在表面上形成金属硅化物层(48)的虚设栅极(14)，其特征在于，
在包含所述元件区域(11)的一边为1μm的正方形的着眼范围(10)中的所述元件区域(11)和所述虚设栅极(14)的各图形面积的合计占有率为大于等于25％。

9.  如权利要求8所述的半导体器件，其特征在于，
所述金属硅化物层(48)包含Ni或Pt中的一种金属。

10.  如权利要求8所述的半导体器件，其特征在于，
所述元件分离区域(12)包括
设于所述半导体基板(21)的沟(38)、以及
埋入所述沟(38)内部的绝缘膜(39)。

11.  一种半导体器件，包括
半导体基板(21)；
形成于所述半导体基板上的元件分离区域(12)；
形成于所述元件分离区域以外的区域的所述半导体基板(21)上、并在表面上形成金属硅化物层(48)的元件区域(11)；
形成于所述元件分离区域以外的区域的所述半导体基板(21)上、并在表面上形成金属硅化物层(48)的虚设元件区域(13)；以及
形成于所述元件分离区域以外的区域的所述半导体基板(21)上、并在表面上形成金属硅化物层(48)的虚设栅极(14)，其特征在于，
所述元件区域(11)和所述虚设元件区域(13)分别包括
具有沟道区域的阱(41)、
形成于所述阱(41)的表层部的第1杂质扩散层(47)、    
隔着栅绝缘膜设于所述阱(41)的所述沟道区域上的栅极(44)、以及
分别设于所述第1杂质扩散层(47)和所述栅极(44)上的所述金属硅化物层(48)，
在包含所述元件区域(11)的一边为1μm的正方形的着眼范围(10)中的所述元件区域(11)、虚设元件区域(13)和所述虚设栅极(14)的各图形面积合计占有率为大于等于25％。

12.  如权利要求11所述的半导体器件，其特征在于，
所述金属硅化物层(48)包含Ni或Pt中的一种金属。

13.  如权利要求11所述的半导体器件，其特征在于，
所述文件分离区域(12)包括
设于所述半导体基板(21)的沟(38)、以及
埋入所述沟(38)内部的绝缘膜(39)。

14.  一种半导体器件的制造方法，其特征在于，包括
在半导体区域(41)上形成以元件分离区域(12)包围的元件区域(11)；
在所述半导体区域(41)的全部面上沉积金属层(15)；
通过除去所述元件分离区域(12)上的所述金属层(15)的一部分，使得在包含所述元件区域(11)的一边为1μm的正方形的着眼范围(10)内所述元件区域(11)上和所述元件分离区域(12)上的所述金属层(15)的图形面积合计占有率为大于等于25％；以及
进行热处理，在所述元件分离区域(12)上形成含所述金属层(15)的金属硅化物层(48)。

15.  如权利要求14所述的半导体器件的制造方法，其特征在于，还包括
在所述元件区域(41)上，隔着绝缘膜形成栅极(44)；
在所述元件区域(41)的表层部的选择的区域中引入杂质，形成杂质扩散层(45，47)，
其中所述金属硅化物层(48)形成于所述栅极44上以及所述杂质扩散层(45，47)上。

16.  如权利要求14所述的半导体器件的制造方法，其特征在于，还包括
在所述元件区域(41)的表层部全部面上引入杂质，在所述元件区域(41)上形成杂质扩散层(47)，
其中所述金属硅化物层(48)形成于所述杂质扩散层(47)上。

17.  如权利要求14所述的半导体器件的制造方法，其特征在于，
所述元件区域(41)是形成在半导体基板(21)上的阱(41)，所述金属硅化物层(48)形成于所述阱(41)的全部面上。

18.  如权利要求14所述的半导体器件的制造方法，其特征在于，
所述元件区域(41)是形成于半导体基板(21)上的阱(41)，
所述方法还包括在所述阱(41)的表层部的选择的区域形成阱触点用的杂质扩散层(49)，
其中所述金属硅化物层(48)形成在所述杂质扩散层(49)上。

19.  如权利要求14所述的半导体器件的制造方法，其特征在于，
所述金属层(15)包含Ni或Pt中的一种金属。

金属硅化物层设于源、漏区域上及栅极上 的半导体器件及其制造方法
相关申请的交叉参考
本申请根据先前日本专利申请NO.2003-385425(2003年11月14日提交)，并要求其优先权，其全部内容通过参考结合于此。
发明领域
本发明涉及半导体器件及其制造方法，特别是涉及在元件区域上设置金属硅化物层的半导体器件及其制造方法，适用于例如CMOS逻辑LSI。
背景技术
例如CMOS逻辑LSI中为抑制随元件的微细化而增大的寄生电阻，采用了自对准硅化物(Salicide)技术。该自对准技术中，在由形成于半导体基板上的杂质扩散层构成的MOSFET的源、漏区域和由多晶硅构成的栅极上，形成金属与半导体例如Si的反应生成物即硅化物(以下称金属硅化物)。通过形成金属硅化物，减少各区域中的电阻率。这时，金属硅化物所用的金属材料根据与CMOS工艺的热设计、栅极尺寸、扩散层深度等的匹配性所求得的电阻值来决定。
可是在65nm结点以下的CMOS技术中，对金属硅化物工艺以及以后的工艺，出于抑制杂质扩散层中的结漏电流的目的，为抑制金属材料的热扩散，避免被引入的n型/p型杂质的不活性化，要求降低工艺温度。鉴于此而被看中的Ni与Ti、Co不同，能用单一硅化物实现低电阻化，是可在低温下成膜的金属材料。
然而，Ni在Si中的扩散系数大，在硅化物工艺时，化合反应在Si中扩散进行。这样，在反应区域周围存在成为未反应的剩余的Ni的情况下，增大反应区域端的Ni膜厚度。在硅化物工艺时，当剩余的Ni扩散到元件区域时，就引起结区域的过剩的硅化物反应。这样，在栅极或源、漏区域的杂质扩散层引起结泄漏。也就是说，结区域中形成的金属硅化物成为漏电流源。
此外，在用以往的自对准技术在MOSFET的栅电极上及源、漏区域上形成Ni硅化物时，由于栅电极上及源、漏区域上的硅化物反应区域与泄沟槽隔离(ShallowTrench Isolation：STI)上的未反应区域的宽度的关系，有时引起结泄漏。
图1概略地示出半导体基板STI 201的比较大的元件区域(AA)211上形成Ni硅化物时的平面图形，图2概略地示出其剖面图。图3概略地示出半导体基板的比较大的STI 201中孤立存在的小元件区域(AA)212上形成Ni硅化物时的平面图形，图4概略地示出其剖面图。
图1至图4中，200例如为n型Si基板，201为STI，202为p阱，203为N⁺扩散层，204为Ni硅化物。
如图1及图2所示，在比较大的元件区域211上形成Ni硅化物204时，由于Ni的化合反应在元件区域211内平均进行，故不成问题。相反，如图3及图4所示，在比较大的STI 201中孤立存在的小元件区域212上形成Ni硅化物204时，元件区域212周围的STI 201上(未反应区域)的剩余的Ni在硅化物工艺时扩散到元件区域212，就在结区域的深度方向产生过剩的硅化物反应，从而引起结泄漏。
此外在美国专利第6180469号中揭示了如下技术：在栅极和源、漏区域表面上利用化学镀选择性地形成Ni层之后，将氮进行离子注射于该Ni层中，形成将Ni层分成上下的阻挡层，通过热处理仅使下层的Ni层形成硅化物，以力图减少结泄漏与降低电阻。
如上所述，从来的半导体器件，用自对准硅化物技术将Ni硅化物形成于由STI包围的元件区域时，在大的STI区域中元件区域孤立存在的场合下，存在的问题是未反应区域的剩余的Ni在硅化物工艺时扩散到元件区域，在结区域中抑制过剩的硅化物反应，引起结泄漏。
发明内容
按照本发明的一个方面提供的半导体器件，包括半导体基板；形成于所述半导体基板上的元件分离区域；形成于所述元件分离区域以外的区域的所述半导体基板上、并在表面上形成金属硅化物的元件区域；以及形成于所述元件分离区域以外的区域的所述半导体基板上、并在表面上形成金属硅化物的虚设元件区域，在包含所述元件区域的一边为1μm的正方形的着眼范围中地所述元件区域和所述虚设元件区域的各图形面积合计占有率为大于等于25％。
按照本发明的另一个方面提供的半导体器件的制造方法，包括在半导体区域上形成以半导体分离区域包围的元件区域；在所述半导体区域的全部面上沉积金属层；通过除去所述元件分离区域上的所述金属层的一部分，使得在包含所述元件区域的一边为1μm的正方形的着眼范围内所述元件区域上和所述元件分离区域上的所述金属层的图形面积合计占有率为大于等于25％；以及进行热处理，在所述元件分离区域上形成含所述金属层的金属硅化物层。
附图说明
图1概略地示出在半导体基板的STI中比较大的元件区域上形成Ni硅化物时的平面图形。
图2为图1的剖面图。
图3概略地示出在半导体基板的比较大的STI中孤立存在的小元件区域上形成Ni硅化物时的平面图形。
图4为图3的剖面图。
图5为本发明第1实施例的存储器混载CMOS逻辑LSI的一部分图形平面图。
图6为本发明第1实施例的存储器混载CMOS逻辑LSI的与图5不同部分的图形平面图。
图7示出图6中的元件区域和虚设元件区域上形成的MOSFET的基本构成的剖面图。
图8A至图8M为按工序顺序示出第1实施例的LSI的制造方法的剖面图。
图9为第1实施例的第1变形例的STI一部分图形平面图。
图10为第1实施例的第2变形例的STI平面图。
图11为第1实施例的第3变形例的STI平面图。
图12为第1实施例的第4变形例的STI平面图。
图13为本发明第2实施例的存储器混载CMOS逻辑LSI的一部分图形平面图。
图14为本发明第3实施例的存储器混载CMOS逻辑LSI的一部分图形平面图。
图15为本发明第4实施例的存储器混载CMOS逻辑LSI的一部分图形平面图。
具体实施方式
[第1实施例的半导体器件及其制造方法]
图5和图6概略地示出本发明第1实施例的存储器混载CMOS逻辑LSI中的半导体基板上的元件区域的2个例子。
图5和图6中，虚线示出的区域10是半导体基板中一边为1μm的正方形的着眼范围。
图5中表示具有比着眼范围10更大的图形面积的元件区域11被STI 12包围的状态。与此不同的是，图6为具有分别比着眼范围10更小的图形面积、且各具有大致相等的图形面积的元件区域11和虚设元件区域13在纵横方向等间隔配置的状态，表示被STI 12包围的状态。本例中，着眼范围10内的元件区域11的图形面积和虚设元件区域13的图形面积合计占有率为25％左右。此外，在元件区域11和虚设元件区域13中形成各自MOSFET，各表面上如后述那样形成金属硅化物层。
图7概略地示出形成于图6中的元件区域11和虚设元件区域13的MOSFET的基本构成。
在n型的Si基板21上，设置形成图6中的元件区域11和虚设元件区域13的p阱41。在p阱41的表层部设置MOSFET的漏、源区域用的杂质扩散层47。在p阱41的沟道区域上隔着栅绝缘膜42设置MOSDFET的栅极44。栅极44由多晶硅构成。在杂质扩散层47和栅极44的上表面分别设置金属硅化物层48。形成于虚设元件区域13的MOSFET中，栅极44不连接其他电路，处于电位浮置状态。
作为构成金属硅化物层48的金属材料，使用与Si基板21的杂质扩散层47或用多晶硅的栅极44进行硅化物反应时的温度比Ti、Co的硅化物反应的温度更低的材料，具体地说用Ni、Pt中的一种。本例中，金属硅化物层48是Ni硅化物，或在Ni上层积Ti的Ni/Ti的硅化物。
以下，用图8A至图8M按工序顺序说明第1实施例的LSI的制造方法。这里，以到存储器混载CMOS逻辑LSI的1层布线工序之前为例，在元件区域11和虚设元件区域13上形成轻掺杂漏(LDD)结构的n-MOSFET，为减少该漏、源区域用的杂质扩散层和栅极的电阻率，对在各自上形成Ni硅化物的情况进行说明。
首先，如图8A所示，在n型的Si基板21上，用热氧化法形成例如10nm膜厚的热氧化膜例如SiO₂膜31。接着用LP-CVD法在其上形成200nm膜厚的SiN膜32。再用LP-CVD法在其上形成200nm膜厚的SiO₂膜33。然后用光刻法，形成抗蚀剂图形34，使其覆盖元件区域和虚设元件区域。
其次，如图8B所示，以抗蚀剂图形34作为掩膜，利用对SiN膜32具有充分选择比的各向异性干法刻蚀，刻蚀SiO₂膜33，形成SiO₂膜图形35后，剥离抗蚀剂34。
再次，以SiO₂膜图形35为掩膜，利用对氧化膜具有充分选择比的各向异性干法刻蚀，通过刻蚀SiN膜32，形成SiN膜图形36，再通过刻蚀薄膜的SiO₂膜31，形成SiO₂膜图形37。
然后，如图8C所示，利用对氧化膜具有充分选择比的各向异性干法刻蚀，刻蚀Si基板21例如0.5μm左右，形成STI用的沟38。
再次，如图8D所示，用LP-CVD法沉积1.5μm膜厚的SiO₂膜39后，利用对多晶硅具有选择比的化学和机械抛光(CMP)，使SiO₂膜39平坦化，这样，SiO₂膜39残留于沟38的内部。然后，利用NH₄F或干法刻蚀，刻蚀SiO₂图形35、SiO₂膜39，直至SiN膜图形36的表面露出为止，从而形成由埋入沟38内的SiO₂膜39构成的STI 12。
然后，如图8E所示，利用对氧化膜具有充分选择比的各向同性干法刻蚀，刻蚀除去SiN膜图形36，接着进行为减少STI 12的SiO₂膜39的应力用的热处理，例如用1000℃温度。
然后，利用NH₄F刻蚀除去Si基板上的SiO₂膜37后，用例如800℃的热氧化，形成由SiO₂构成的保护性氧化膜40。然后以例如加速电压200KeV、剂量8E12cm^-2左右将B(硼)离子打入元件区域和虚设元件区域。进而为控制元件区域和虚设元件区域中形成的n-MOSFET的阈值电压，例如以加速电压50KeV、剂量为1E13cm^-2左右打入B离子。这样，利用1000℃、30秒的热处理，实现被引入杂质的活性化，在元件区域和虚设元件区域中形成p阱41。
其次，如图8F所示，除去Si基板表面的SiO₂膜40，利用750℃的热氧化法形成6nm膜厚的绝缘膜42。然后，用LP-CVD法沉积300nm的多晶硅后，利用光刻法形成抗蚀剂图形43，用对氧化膜具有充分的选择比的各向异性干法刻蚀，刻蚀多晶硅，形成栅极44。
然后，剥离抗蚀剂图形43，用热氧化在Si基板上形成例如2nm膜厚的SiO₂膜。再如图8G所示，以加速电压35KeV、剂量2E14cm^-2左右注入例如砷离子，接着通过在1000℃的N₂气氛中10秒钟的热处理，形成成为n-MOSFET的源、漏扩散层的一部分的、杂质浓度低且浅的N-型浅延伸部分45。
然后，如图8H所示，利用LP-CVD法沉积膜厚150nm的SiN，用对氧化膜具有充分选择比的各向异性干法刻蚀，刻蚀该SiN，形成SiN侧壁46。然后，通过以加速电压60KeV、剂量5E15cm^-2左右注入例如砷离子，在1050℃的N₂气氛中进行超高速升降温的热处理，形成成为源、漏扩散层的一部分的、杂质浓度高且深的N⁺型深延伸部分47，且对栅极44掺入砷离子。
然后，如图8I所示，用NH₄F除去n-MOSFET的源、漏区域上及栅极44上的SiO₂膜42，沉积20nm膜厚的例如Ni 15，作为高熔点金属。
然后，如图8J所示，进行500℃的N₂气氛中10秒钟的热处理，在源、漏区域47上及栅极44上分别形成低电阻的Ni硅化物层48。然后用硫酸与过氧化氢水的混合液除去Si与未反应的Ni。
然后，如图8K所示，沉积100nm膜厚的SiN膜49，再沉积900nm膜厚的BGSG膜或SiO₂膜50，其后用CMP使表面平坦化。
其后，如图8L所示，用光刻法形成漏、源触点形成用的抗蚀剂图形，利用对SiN膜49具有充分刻蚀选择比的各向异性刻蚀，在BPSG膜50上形成开口51。之后利用各向异性刻蚀以对氧化膜具有充分选择比的条件，选择性地仅刻蚀除去开口51的底面的SiN膜49。
接着利用溅射法，在漏、源触点的底部沉积10nm左右的例如Ti。然后经600℃的N₂气氛中30分钟的热处理，在Ti表面上形成TiN。然后用CVD法沉积400nm左右的钨后，用CMP除去BPSG膜50上的钨，从而如图8M所示，在漏、源触点的开口51内形成埋入的触点52。然后形成与埋入的触点52电连接的例如由铜构成的布线53。
上述的第1实施例的制造方法中，为降低形成于Si基板21上的源、漏区域47构成的杂质扩散层和多晶硅构成的栅极44的电阻率，进行形成Ni与Si的反应生成物的硅化物工艺。这时，考虑反应时Ni在Si中的扩散系数，规定反应区域，通过这样来抑制Ni对反应区域的过剩的供给及扩散。具体说，设置虚设元件区域13，使得在一定的着眼范围内的反应区域、即在Ni的下部直接存在Si的区域的密度为规定的大于等于下限值，本例中是25％左右。
这样，在进行Ni硅化物工艺时，通过设置虚设元件区域13，使元件区域11的周围的成为Ni供给源的STI12的区域不致过大，来抑制硅化物反应时对反应区域的Ni的过剩供给及扩散，抑制结区域中的过剩的硅化物反应，能形成不带结泄漏的低电阻的Ni硅化物层48。
又，用上述制造方法制造的半导体器件，具有形成于Si基板21上的STI 12、与形成于STI以外的区域的元件区域11及虚设元件区域13，并形成使得在规定的着眼范围10内元件区域11的图形面积和虚设元件区域13的图形面积合计的占有率为25％左右，元件区域11和虚设元件区域13在各表面上形成Ni硅化物层48。
这样，在进行Ni硅化物工艺时，结区域中的过剩的硅化物反应被抑制，形成不带结泄漏的低电阻硅化物区域，抑制了结泄漏电流源的发生。
又，如图5所示，在元件区域11的面积比着眼范围10更大时，即元件区域11占有着眼范围10内的100％即25％以上时，如上所述在进行Ni硅化物工艺时也不发生过剩的硅化物反应。
[第1实施例的各种变形例的半导体器件]
上述的第1实施例的LSI中，表示了纵横方向上等间隔地配置各自具有相等图形面积的元件区域11和虚设元件区域13，且元件区域11和虚设元件区域13的各图形面积的合计在着眼范围10中的占有的率为25％左右。
与此不同的是，以下说明使元件区域和虚设元件区域的各图形面积的合计超过着眼范围10的面积的25％那样一种变形的变形例。
图9示出STI 12、元件区域11和虚设元件区域13的配置关系的一例。
这里，纵横方向上等间隔地配置具有各自相等图形面积的元件区域11和虚设元件区域13，并且一部分虚设元件区域13a的面积比另外的虚设元件区域13的面积更大，这些元件区域11和虚设元件区域13、13a由STI 12所包围。
这时，元件区域11和虚设元件区域13、13a的各图形面积的合计便超过着眼范围10的面积的25％，提高了第1实施例中的上述效果。
图10概略地示出第1实施例第2变形例的LSI中的虚设元件区域13的构造。
虚设元件区域13中，杂质扩散层47形成于阱41的表层部的整个面上，其上形成Ni硅化物层48。
图11概略地示出第1实施例第3变形例的LSI中的虚设元件区域13的构造。
虚设元件区域13中，Ni硅化物层48形成于阱41的整个表面上。这时，如引入基板21与阱41的杂质的导电型相同，则设定Ni硅化物层48的电位与阱41为相同。也就是说，如对基板21与阱41引入不同导电型的杂质那样，则阱41的电位为浮置状态，这样不发生不稳定的寄生电容，能实现高控制性能的元件设计。
图12概略地示出第1实施例第4变形例的LSI中的虚设元件区域13的构造。虚设元件区域13中，在阱41的表层部选择性地形成阱触点用的杂质扩散层49。然后在阱41和杂质扩散层49的各表面上形成Ni硅化物层48。
[第2实施例的半导体器件]
图13示出第2实施例的存储器混载CMOS逻辑LSI的图形平面图。该实施例的LSI与图6所示的第1实施例的LSI相比，其不同点在于，为了规定进行Ni硅化物工艺时的反应区域，通过隔着栅绝缘膜在Si基板上设置虚设栅极14，取代虚设元件区域13，对一定范围内的反应区域的密度设置下限值，除此以外是相同的。因此与图6对应的地方标注相同标号，并省略其说明。
此外，虚设栅极14什么也不连接，形成电位的浮置状态。
采用这样的构造时，也与上述第1实施例相同，抑制了硅化物反应时Ni对元件区域11的反应区域的过剩供给和扩散，抑制了结区域中的过剩的硅化物反应，能形成不带结泄漏的低电阻硅化物区域。
[第3实施例的半导体器件]
上述第1实施例中，是对一定范围内的反应区域的密度设置下限值，形成虚设元件区域13。又，上述第2实施例中，是为了对一定范围内的反应区域的密度设置下限值，而形成虚设栅极14。
与之不同的是，第3实施例中组合第1实施例与第2实施例，为了对一定范围内的反应区域的密度设置下限值，形成虚设元件区域13与虚设栅极14两者。
图14概略地示出第3实施例的LSI中的半导体基板上的STI 12、虚设元件区域13以及虚设栅极14的平面图形。
采用图14所示的构造时，也与上述第1实施例相同，抑制了硅化物反应时Ni对反应区域的过剩供给和扩散，抑制了结区域中的过剩的硅化物反应，能形成不带结泄漏的低电阻硅化物区域。
[半导体器件的制造方法的其它实施例]
在制造上述第1至第3实施例的半导体器件时，进行Ni硅化物工艺时，为了对一定范围内的反应区域的密度设置下限值，而形成虚设元件区域13和/或虚设栅极14。
与此不同的是，为了对一定范围内的反应区域的密度设置下限值，也可以预先除去Ni硅化物工艺时成为剩余反应源的未反应区域上的金属之后，进行Ni硅化物工艺。
即，首先，与上述第1实施例的制造方法相同，利用图8A至图8I所示的工序实行在半导体基板上的全部表面上沉积Ni层15为止的工序。
其次，在形成Ni硅化物之前，如图15所示，除去STI 12中包围元件区域11的周围的STI 12上的一部分Ni层15。这样，在包含元件区域11的一边为1μm的正方形构成的着眼范围内，使元件区域11上和STI 12上的Ni层15的图形面积的合计占有率为大于等于25％。
然后，与前述第1实施例的制造方法相同，在500℃的N₂气氛中进行10秒钟的热处理，形成低电阻的Ni硅化物层。此后实行与第1实施例的制造方法相同的工艺。
根据上述的半导体器件的制造方法，则为了使一定着眼范围内反应区域密度为规定的大于等于下限值，在预先除去成为剩余反应的反应区域上的Ni之后，实行硅化物工艺。这样，与第1实施例的制造方法相同，抑制了硅化物反应时Ni对反应区域的过剩供给和扩散，抑制了结区域中的过剩的硅化物反应，能形成不带结泄漏的低电阻硅化物区域。
对本专业的熟练的技术人士而言，很容易想到额外的优点和修改。因此，在更广泛范围内本发明不限于这里说明和描述的具体细节和代表性的实施例。因而，不脱离由所附的权利要求及其等效体所确定的一般发明性概念的精神和范围，可作种种改进。