反扰频器.pdf

提供一种能使反扰频处理高速化防止电路规模增大的反扰频电路。接收数据(RXD)在输入来自扰频模式发生电路14的输出PN模式信号(PNSCR)的异或电路18中进行扰频解除，对其进行并行化处理后的数据在1位纠错电路26中进行CRC纠错处理，将实施了扰频处理的160位的数据(P_DATASEC)供给并列异或(EXOR)电路40。利用秘话扰频模式发生电路42生成扰频解除用的PN模式(PNSEC)，该PN模式(PNSEC)输出变换成160位并行数据(P_PNSEC)再供给并列异或(EXOR)电路40，利用160个异或运算电路对各输入数据进行位对应运算，并行地进行反扰频处理。

1、  一种反扰频电路，其对进行了扰频处理的并行数据进行反扰频处理，其特征在于，包括：
产生用来对上述并行数据进行反扰频的扰频解除模式的模式发生装置；
将上述扰频解除模式并行化的变换装置；
与上述变换装置连接，输入并行化的扰频解除模式和上述并行数据，进行位对应的异或运算的运算装置。

2、  权利要求1记载的反扰频电路，其特征在于，
该电路包含并行地对接收的接收信号进行纠错，再作为并行数据输出的订正装置，
上述运算装置与上述订正装置的输出连接，输入来自上述订正装置的并行数据。

3、  一种反扰频电路，其对进行了扰频处理的并行数据进行反扰频处理，其特征在于，包括：
保持用来对上述并行数据进行反扰频的扰频解除模式，并将扰频解除用的初始值数据作为地址数据输入，再并行输出与该初始值数据对应的扰频解除模式数据的模式发生装置；
与上述模式发生装置连接，输入上述扰频解除模式数据和上述并行数据，位对应地进行异或运算的运算装置。

4、  权利要求3记载的反扰频电路，其特征在于，
该电路包含并行地对接收的接收信号进行纠错，再作为并行数据输出的订正装置，
上述运算装置与上述订正装置的输出连接，输入来自上述订正装置的并行数据。

反扰频器
技术领域
本发明涉及对扰频处理后的数据解除扰频的反扰频电路。
背景技术
近年来，便携式电话终端或PHS终端等便携式无线通信装置正在普及。在RCR STD-28(第2代无绳电话系统标准规格)中，规定了发送时的简易秘话扰频处理。PHS终端具有简易秘话功能。
该简易秘话扰频处理根据每一次呼叫生成的保密键代码生成扰频处理用移位寄存器初始值，并在此基础上生成PN模式，取该PN模式和TCH数据(160位)的异或，进行简易秘话的扰频处理，生成数据(DATASEC)。对该数据(DATASEC)添加CI(4位)和SI(16位)，对合计180位的数据进行CRC运算，将CRC位添加在180位数据的最末尾，生成196位长度的数据。其次，在该196位的数据中，对与数据(DATASEC)和CRC位相当的部分进行扰频处理，生成数据(DATASCR)，作成对该生成数据添加PR(8位)和UW位合计220位的数据，再发送。
接收时，对与接收数据(DATASCR)相当的位进行反扰频处理。其次，对反扰频后的数据进行CRC校验或纠错，最后，通过对与数据(DATASEC)相当的位进行简易秘话反扰频处理，，可以得到原来的TCH数据。
具体地说，接收数据取其和PN模式的异或，进行反扰频处理，处理后的数据利用串形/并行变换电路变换成并行数据，并利用1位纠错电路进行纠错处理。从1位纠错电路输出的纠错后的数据分成从PR到SA的44位数据(P_PR2SA)和进行了简易秘话扰频处理的160位数据(P_DATASEC)再分别输出。
数据(P_DATASEC)进而经并形/串行变换电路变换成串行数据，与异或门的1个输入端连接，异或门的另一个输入端输入从秘话扰频模式发生电路输出的简易秘话扰频解除用PN模式数据(PNSEC)，这些数据的运算结果、简易秘话反扰频后的数据(TCH)从异或门供给串形/并行电路。已利用该串形/并行电路变换成并行数据的数据(P_TCH)和已从纠错电路输出的44位数据(P_PR2SA)输入接收数据存储寄存器，存储在寄存器内。
【专利文献1】特开平5-30102号公报
【非专利文献1】社团法人电波产业会(ARIB：Association ofRadio Industries and Businesses)标准规格名“第2代无绳电话系统’(规格号RCR STD-28)(平成14年3月28日改订4.0版)
发明内容
但是，在过去，一旦将反扰频处理的接收数据(DESCR_RXD)从串行数据变换成并行数据后，必须对该并行数据进行CRC纠错处理，因此，对其后输出的纠错后的并行数据(P_DATASEC)进行简易秘话反扰频处理。
接下来的简易秘话反扰频处理因是串行处理，故存在一旦将并行数据(P_DATASEC)变换成串行数据(DATASEC)后必须一位一位地进行秘话反扰频处理的问题。
因此，160位的简易秘话反扰频处理至少需要160个时钟的时间，到数据确认并变成能将其存储在存储接收数据的寄存器中的状态，虽然取决于内部工作时钟频率，但也存在耗费时间的问题。
此外，为了进行这些处理，必需要有并行/串行变换电路、串行/并行变换电路和它们的控制电路，进而存在，用于将解除秘话扰频的PN模式(PNSEC)的输出时间和数据(DATASEC)的输出时间合并的控制电路复杂化，电路规模增大的问题。
本发明的目的在于消除现有技术中的缺点，并提供一种能使反扰频处理高速化同时能防止电路规模增大的反扰频电路。
为了解决上述问题，本发明提出一种对进行了扰频处理的并行数据进行反扰频处理的反扰频电路，该电路的特征在于包括：产生用来对并行数据进行反扰频的扰频解除模式的模式发生装置；将扰频解除模式变成并行形式的变换装置；与变换装置连接，输入并行化的扰频解除模式和并行数据，进行位对应的异或运算的运算装置。这时，该电路可以包含并行地对接收的信号进行纠错再作为并行数据输出的订正装置，运算装置与订正装置的输出连接，输入来自订正装置的并行数据。
此外，为了解决上述问题，本发明提出一种对进行了扰频处理的并行数据进行反扰频处理的反扰频电路，该电路的特征在于包括：保持用来对并行数据进行反扰频的扰频解除模式，并将扰频解除用的初始值数据作为地址数据输入再并行输出与初始值数据对应的扰频解除模式数据的模式发生装置；与模式发生装置连接，输入扰频解除模式数据和并行数据，进行位对应的异或运算的运算装置。这时，该电路可以包含并行地对接收的接收信号进行纠错再作为并行数据输出的订正装置，运算装置与订正装置地输出连接，输入来自订正装置的并行数据。
若按照本发明，可以在并行数据的状态下进行反扰频处理，可以缩短到输出反扰频处理的接收数据为止的时间。此外，也不需要过去的电路必需的并行/串行变换电路和复杂的控制电路，故可以缩小电路规模。
进而，作为模式发生装置，当是具有保持扰频解除模式数据的存储器的结构时，由于可以通过向存储器的地址端子输入初始值数据得到并行PN模式，所以由于可以不需要扰频模式发生电路和串行/并行变换电路，结构和控制都变得很简单。此外，当改变PN模式的生成多项式时，可以通过改写存储器内存储的数据来对应。
附图说明
图1是表示本发明适用的反扰频电路的结构例的方框图。
图2是表示简易扰频处理的功能框图。
图3是表示图1所示的实施例的反扰频电路的工作的时序图。
图4是表示反扰频电路的其他构成例的方框图。
图5是表示图4所示的反扰频电路的工作例的时序图。
具体实施方式
其次，参照附图详细说明本发明的反扰频电路的实施例。再有，在以下的说明中，对与本发明没有直接关系的部分省略其图示和说明，此外，信号的参照符号用其出现的连接线的参照符号来表示。参照图1，本发明的的反扰频电路10具有输入接收数据(RXD)的输入端12和与扰频模式发生电路14的输出端16连接的异或电路18。
扰频模式发生电路14生成用来解除对接收数据进行的扰频的PN模式信号(PNSCR)再向输出端16输出，异或电路18对接收数据(RXD)12和PN模式信号(PNSCR)进行异或运算再向输出端20输出运算结果信号(DESCR_RXD)。
这里，图2示出进行简易秘话扰频处理的发送侧的简易秘话扰频处理的功能框图。发送侧处理框200首先从保密键代码202生成扰频处理用的移位寄存器初始值204，并基于此，生成PN模式206。其次，通过利用运算电路212对该PN模式206和160位的TCH数据210进行的异或运算进行简易秘话扰频处理，生成数据(DATASEC)214。接着，对数据(DATASEC)214添加CI(4位)和SA(16位)，作成180位的数据，进而，对此进行CRC运算，在最末尾添加16位的CRC位，生成共196位长度的数据220。其次，利用运算电路212对该数据220中的与数据(DATASEC)214和CRC相当的部分进行异或运算的简易秘话扰频处理，生成数据(DATASCR)222，进而，作成添加PR(8位)和UW位的共220位的发送数据230，再进行发送。
回到图1，象上述那样利用接收侧装置接收并解调施加了秘话扰频处理的发送数据230，进行基带处理。在接收装置侧，将该处理的数据作为接收数据(RXD)12输入反扰频电路10。
异或电路18的串行输出(DESCR_RXD)端20与串行/并行(S/P)变换电路22连接。S/P变换电路22是将从输入端20输入的运算结果信号(DESCR_RXD)变换为从PR位到CRC位的来自串行数据的220位长度的并行数据的(P_DESCR_RXD[219:0])再向输出端24输出的变换电路，其并行输出端24与1位纠错电路26连接。
1位纠错电路26是对输入数据进行CRC纠错处理的电路，对输入数据(P_DESCR_RXD[219:0])中的CI位之后的196位数据进行1位纠错处理，并将其作为纠错后的接收数据。1位纠错电路26将与从PR位开始的SA位的44位相当的数据(P_PR2SA[43:0])输出到与输出端30连接的接收数据存储寄存器32中。此外，1位纠错电路26将实施了简易秘话扰频处理的160位数据(P_DATASEC[159:0])输出到与输出端34连接的并行异或(EXOR)电路40。
另一方面，将简易秘话解除用初始值数据(INITSEC[15:0])输入到秘话扰频模式发生电路42的输入端43，秘话扰频模式发生电路42基于初始值数据(INITSEC[15:0])43依次生成简易秘话扰频解除用的PN模式(PNSEC)再串行输出给输出端44。该输出端44与串行/并行(S/P)变换电路46连接，S/P变换电路46将输入的PN模式(PNSEC)44变换成160位并行数据(P_PNSEC[159:0])再输出给输出端48。S/P变换电路46的输出端48与并列异或(EXOR)电路40连接。
并列异或(EXOR)电路40是包含分别进行异或运算并输出的160个异或运算电路、将并行变换后的PN模式(P_PNSEC[159:0])48和CRC纠错后的并行数据(P_DATASEC[159:0])34的每一位的异或分别并列再进行位对应的计算的并列运算电路。由此，可以并行处理过去是串行处理的简易秘话反扰频处理。并列EXOR电路40将简易秘话反扰频处理后的数据(P_TCH[159:0])并行输出给输出端50。该输出端50与接收数据存储寄存器32的一个输入端连接，数据存储寄存器32的其他输入端与1位纠错电路26的输出(P_PR2SA[43:0])端30连接。数据存储寄存器32存储这些数据。
参照图3说明象以上那样构成的反扰频电路10的工作。扰频模式发生电路14生成反扰频用PN模式(PNSCR)16。异或电路18通过计算PN模式数据(PNSCR)16和接收数据(RXD)12的异或进行反扰频处理，由该处理生成的数据(DESCR_RXD)20利用S/P变换电路24变换成从PR位到CRC位的220位长度的并行数据(P_DESCR_RXD)24。进行CRC处理的1位纠错电路26对输入的数据(P_DESCR_RXD)24中的CI位之后的数据的196位进行1位纠错，将处理后的数据作为纠错后的接收数据。从1位纠错电路26分别输出相当于从PR位开始的SA位的44位数据(P_PR2SA)30和施加了简易秘话扰频处理的160位数据(P_DATASEC)34这样2种数据。
确定这2种数据(P_PR2SA)30和(P_DATASEC)34的时间是时间t2，这和过去的构成一样。另一方面，此后的简易秘话扰频处理和过去大不相同。再有，从时间t1到时间t2的时间t(ec)是CRC纠错处理的时间，例如，是依赖于1位纠错电路26的电路构成和工作时钟等条件的工作期间。
简易秘话扰频解除用的PN模式(PNSEC)44一律由在保密键代码下生成的初始值数据(INITSEC)43决定。因此，160位的PN模式(PNSEC)44利用秘话扰频模式发生电路42在时间t0以前预先生成，并利用S/P变换电路64变换成160位的并行数据(P_PNSEC)，保持为能并行输出。该变换结束的时间t0只要是在利用1位纠错电路26的1位纠错处理结束之前即可。简易秘话反扰频利用并列EXOR电路40进行并行处理。结束CRC纠错处理，进而在确定数据(P_DATASEC)34的时刻t2确定简易秘话反扰频完成后的数据(P_TCH)50。紧接其后，可以将数据(P_TCH)50和数据(P_PR2SA)30一起锁存在接收数据存储寄存器32中。
这样，若按照图1～图3所示的实施例，可以并行处理简易秘话反扰频，可以缩短直到将接收数据存储到寄存器的时间。此外，不需要过去的电路必需的并行/串行变换电路或进行复杂控制的控制电路，可以缩小电路规模。
其次，参照图4说明简易秘话反扰频电路的其他实施例。图4示出反扰频电路400的其他构成例。如图所示，反扰频电路400取代图1所示的反扰频电路10具有的秘话扰频模式发生电路42和S/P变换电路46，而具有地址宽度为16位、数据宽度为160位的PN模式保存存储器402。PN模式保存存储器402存储与输入地址对应的PN模式数据，PN模式保存存储器402的地址输入端404输入从”0000h”到”FFFFh”的所有初始值数据(INITSEC[15:0])。因此，PN模式保存存储器402一旦将初始值数据(INITSEC[15:0])404作为地址输入，便确定了对应的PN模式数据(P_PNSEC[159:0])。PN模式保存存储器402的数据输出(P_PNSEC[159:0])406与并列EXOR电路40的一个输入连接。其它的构成部分可以和图1所示的构成例同样构成。
参照图5说明以上构成的反扰频电路400的工作。图5示出反扰频电路400的工作时序图。在本实施例中，确定数据(P_PNSEC[159:0])406的时间与图3所示的时序图不同，确定数据(P_PNSEC[159:0])406的时间变成时间t0。
PN模式保存存储器402变成在输入初始值数据(INITSEC)404的时刻确定数据(P_PNSEC[159:0])并能输出的状态。因此，可以与数据(P_DATASEC)34输入并列EXOR电路50的时间一起，从PN模式保存存储器402向并列EXOR电路50供给秘话扰频解除用的PN模式数据(P_PNSEC[159:0])406，解除简易秘话扰频。
如上所述，若按照上述实施例，若向PN模式保存存储器402的地址输入端子404输入初始值数据(INITSEC)404，则可以从存储器402得到160位的并行PN模式。这时，因不需要图1所示的实施例的秘话扰频模式发生电路42和S/P变换电路46，故时间控制等控制变得简单。此外，当要改变PN模式的生成多项式时，可以通过改写已写入并存储在PN模式保存存储器402中的数据来对应。