管线式-心跳式-单指令多数据阵列处理结构及其方法 本发明涉及一种管线式-心跳式-单指令多数据阵列处理结构及其方法，是一种运用于电脑平行处理器、图象处理器以及数字信号处理的设计，以便在其数据传输过程中有更佳效率的电路结构。
在电脑平行处理器、图象处理器以及数字信号处理的设计上，申请人曾申报过一种《管线式-心跳式-单指令多数据阵列处理结构及其方法》的发明专利，专利申请号为：94101719.2。它是由管线式处理元件(Pipelined Processing Element)、暂存器(register)以及多工器(multiplexer)等电路器件所构成，它是在各个处理元件的输入端及输出端加上若干个暂存器和多工器进行数据传输，混合广播式(Broadcasting)及心跳式(Systolic)的方式传输数据进出各个处理元件，并使用单个控制器进行控制。该电路结构在处理数据运算、移位、转换等方面速度快，且各处理元件只需使用少量存储器，节省运算时间，同时还能节省数据输入所耗费的大量时间和连接线。经过一段时间的实践试验，申请人在上述发明申请的基础又作出了若干改进。
本发明的目的是提供一种在数据输入/输出、移位、输换及存取等处理过程中，能够有更快、更高效率的管线式(pipelined)-心跳式(systolic)-单指令多数据阵列处理结构及方法。
本发明是这样实现的：由多个管线式元件组成阵列式主体结构，再将多组延迟缓存器组阵列，分别设于管线式元件主体结构的输入端与输出端，另用一组广播式传输线，连接在管线式元件主体结构的输入端，以接受管线式元件主体结构的反馈输出以及外界输入的数据，而管线式元件的主体阵列，其输入端与多组延迟缓存器组阵列连接输入，该管线式元件的主体阵列的输出端，也串接多组延迟缓存器组阵列，而上述各延迟缓存器组阵列中的延迟缓存器、多工器以及管线式元件皆受一个控制器的连接控制。其包括有：一个控制器；若干个管线式元件构成的阵列式主体结构；由若干个缓存器以心跳式方法相连接，并设于管线式存取元件主体结构输入端的输入缓存器阵列；由若干个缓存器以心跳方式相串接，并在各缓存器的传输端分别配置多工器，而设于管线式存取元件主体结构输出端的输出缓存器阵列；上述各缓存器阵列中的缓存器、多工器以及管线式元件均与上述控制器相连接并受其控制。其也可以是包括有：一个控制器；若干个管线式元件构成的阵列式主体结构；多组延迟缓存器阵列，其延迟缓存器组是由一个或多个延迟缓存器所组成，并以心跳方式串接各个延迟缓存器组，且在各延迟缓存器组地传输端分别配置多工器，这些延迟缓存器组阵列，分别设置在管线式元件主体结构的输入端与输出端；一组广播式传输线，连接在管线式元件主体结构的输入端，以接受管线式元件主体结构的反馈输出以及外界的输入数据；上述各延迟缓存器组阵列中的延迟缓存器组、多工器以及管线式元件都与上述控制器相连接和受其控制。其中管线式存取元件包括有一个存储元件，其输入端与缓存器、输入地址发生器、输入写控制器相连接，输出端则与输出地址发生器、输出读控制器相连接，并通过缓存器及三态整控制器与外界心跳式结构传输线相连；输入/输出地址发生器，其输入端与控制器相连，输出端则分别与上述存储器的输入/输出端相接；输入写与输出读控制器，其输入端与控制器相连，输出端则分别与上述存储器的输入/输出端相连；若干个缓存器，分别设置在存储器与外界数据线相接之间，以及三态控制器，置于存储器输出端所连接的缓存器与外界数据线之间，并与输出读控制器相连。其中管线式存取元件的主体阵列的输入端及输出端，与输入及输出缓存器阵列之间，连接有交换电路元件，且该交换电路元件与控制器连接。其中由若干个管线式元件所构成的主体阵列，是以处理元件串接所成的阵列。其中由若干个管线式元件所构成的主体阵列，是以管线式中央处理器串接而成的。其中管线式元件的主体阵列结构，其输出端连接的多组延迟缓存器组阵列，具有双向传输和循环移位的功能，故也可作为上述管线式元件阵列的输入端。其中管线式元件的主体阵列结构，其输出端连接的多组延迟缓存器阵列，设有反馈装置，可作为管线式元件阵列的输入端。
本发明阵列结构的处理方法包括有下列步骤：通过适当控制多工器(Multiplexers)；将数据从数据装置以心跳式传送给第一个输入移位延迟缓存器组阵列(Shift Registers-Delay Array)；将数据从数据装置以心跳式传送到第二个输入移位延迟缓存器组阵列；通过适当控制多工器(Multiplexers)而将数据自上述第二个输入移位延迟缓存器组阵列平行地传送到上述第一个移位延迟缓存器组阵列及管线式元件组；通过一个输入广播式(Broadcasting)电路，将数据自上述数据装置传输到上述管线式元件组；通过适当控制多工器及上述输入广播式电路，将数据从线或门(Wired-or)输出端传送至管线式元件组；将数据从上述第一个输入移位延迟缓存器组阵列平行传送至上述管线式元件组的第二个输入端；将数据从上述输入广播式电路传送至上述管线式元件组的第一个输入端；在可编程的操作模式下，使上述管线式元件组内部执行计算功能；通过适当控制多工器，将计算结果自上述管线式元件组中的输出端平行传送至输出移位延迟缓存器阵列；将计算结果从上述输出移位延迟缓存器阵列心跳式地传送至管线式元件组、数据装置或外部多功能单位；将计算结果从线或门输出端传送到上述数据装置或外部多功能单位；以及在控制器的控制下，上述输入移位延迟缓存器组阵列、输入广播式电路、管线式元件组、输出移位延迟缓存器组阵列、线或门输出端电路以及数据装置等并行地操作以执行数据的传输及运算处理。其中整体结构是采用多维结构。其中控制器的控制信号可以是混合广播式控制法与心跳式控制法。
本发明的特点是可以提高数据输出/输入、移位、转换及存取的处理速度，提高处理效率，从而可以节省其数据线数目和集成电路的管脚数，避免因控制线路数量太多而杂乱，提高存储器的使用效率，以至可以将其制成一个单晶片集成电路。此单晶片集成电路则可直接加装于电脑或电视上，产生多图象处理效果，既实用又方便。本发明的输出延迟缓存器组阵列的信号，也可作为管线式元件结构的输入，使数据的传输运算更为快速方便。其全体阵列中的管线式元件可为存取元件，以实现用低速器件完成高速处理；此外，在其输入端延迟缓存器组阵列中，可同时并排使用多组延迟缓存器组阵列，再配合广播式(Broadcasting)传输线，以增加速度。再者，其控制器的控制信号可为广播式控制法，并配合心跳法控制，以实现数据处理功能。本发明的另一特点是可以在管线式元件的主体阵列输入端及输出端，与多组延迟缓存器组阵列之间连接交换电路元件，使数据传输更加多元化且更为迅速。
下面结合附图，对本发明的详细构造、应用原理、作用与功效，作具体介绍。
图1是本发明管线式元件为管线式存储元件的线路结构图。
图2是本发明管线式元件为管线式存储元件时，存储元件内部线路结构图。
图3是本发明管线式元件为管线式存储元件并配合交换电路的线路结构图。
图4是本发明交换电路数据传输模式示意图。
图5是本发明管线式元件为管线式处理元件及输出移位缓存器阵列具有双向功能的实施例电路结构图。
图6是本发明管线式元件为管线式处理元件及具有反馈装置及循环移位功能输出的实施例电路结构图。
图7是本发明管线式元件为管线式处理元件的另一实施例电路结构图。
图8是本发明管线式元件为管线式处理器的实施例电路结构图。
参见图1所示的本发明管线式-心跳式-单指令多数据阵列处理结构的电路结构图。其在管线式存取元件M1-Mn的输入和输出端都装设若干缓存器R以及多工器M，且该缓存器R与多工器M以心跳式方法串接成缓存器阵列，并设于管线式元件主体结构的输出端，该缓存器R也串接成缓存器阵列而设于管线式元件主体结构的输入端，且该管线式存取元件M1-Mn串接成为主体结构，上述各缓存器阵列中的缓存器R、多工器R以及管线式存取元件M1-Mn都受控制器(Control Unit)的连接控制。
参见图2，该管线式存取元件是由存储器、输入地址发生器、输出地址发生器、输入写控制器、输出读控制器以及缓存器、三态控制器所组成。其中，输入地址发生器的输入端与上述控制器连接，输出端则与存储器的输入端相接；输入写控制器的输入端接上述控制器，输出端则与存储器的输入端相接。输出地址发生器的输入端与上述控制器相连接，输出端则与存储器的输出端连接；输出读控制器的输入端接于上述控制器，输出端则与存储器的输出端相接。缓存器则设在存储器与外界数据线之间，三态控制器置于存储器输出端所连接的缓存器与外界数据线之间，并受读写控制器控制。
参见图3，在管线式存取元件M1-Mn主体阵列的输入端及输出端，与多组缓存器阵列之间，连接有交换电路(switching Circuit)元件，且该交换电路元件是以控制器(controt Unit)连接控制，使数据传输可以有多种模式(参见图4)，以便在数据传输转移上，更加多样化。
参见图4所示的以四个管线式存取元件为主体的阵列结构为例，交换电路的多种工作模式可以是：
mode 0 uvwx＝abcd
mode 1 uvwx＝bcda
mode 2 uvwx＝cdad
mode 3 uvwx＝dabc
参见图5所示的本发明管线式-心跳式-单指令多数据阵列处理结构的另一电路结构图。其在管线式元件U1-Un的输入端与输出端上装设若干个延迟缓存器组(Registers-Delay)以及多工器M，该延迟缓存器组可由一个或若干个延迟缓存器组成(参见图9)，其中缓存器个数视延迟时间所决定，并受控制器控制，且该延迟缓存器组成多工器M是以心跳方式串接成延迟缓存器组陈列，并分别设于管线式元件主体结构的输入端与输出端，且该管线式元件U1-Un串接为主体结构，并有一组广播式传输线连接于管线式元件U1-Un主体结构的输入端，以接受管线式元件主体结构的反馈输出以及数据装置(Date Derices)所传送的外界输入数据，且管线式元件U1-Un的主体阵列，其输入端与多组延迟缓存器组陈列连接输入，该管线式元件U1-Un的主体阵列的输出端，也串接多组延迟缓存器阵列，且该延迟缓存器组阵列具有双向传输的功能，而上述各延迟缓存器组陈列中的延迟缓存器、多工器M、以及管线式元件U1-Un均受控制器(Control Unit)的连接控制。
参见图6，在管线式元件U1-Un阵列输出端的延迟缓存器组阵列，可以通过控制多工器延迟缓存器组阵列将数据传输至管线式元件U1-Un阵列上，达到反向输入的作用，且该延迟缓存器组阵列具有循环移位的功能，使数据在传输转送上更为迅速。
参见图7，在管线式元件U1-Un的主体结构间，各加一个缓存器，并以渐进方式受控制器控制。控制信号可以是广播式控制(BroadcastingControl)，也可以是心跳式控制(Systolic Control)。
参见图8，其中管线式元件是以管线式处理器为主体元体，该管线式处理器包含有中央处理器(Central Processing Unit)、存储器(Memory)、输入/输出数据序列(I/O Data Queues)和总线控制器(BusController)，对于数据的运算、存取、传输、输入/输出，更能以高速执行、且能广泛应用于图象处理、数字信号处理和电脑平行处理等各方面。
参见图9，以四个延迟缓存器为例，从该图中可知延迟缓存器组多种工作模式为：
DELAY CONTROL＝1；
REGISTERS-DELAY＝ONE-REGISTER DELAY
DELAY CONTQOL＝2；
REGISTERS-DELAY＝TWO-REGISTER DELAY
DELAY CONTROL＝3；
REGISTERS-DELAY＝THREE-REGISTER DELAY
DELAY CONTROL＝4；
REGISTERS-DELAY＝FOUR-REGISTER DELAY
总之，本发明的管线式-心跳式-单指令多数据阵列处理结构及其方法，其对于数据运算、存取、传输、输入/输出，都能以各控制信号的控制来同时进行，使其运算时间更为节省，而同时也能节省数据输入所耗费的时间及连接线，具有很好的经济效益。