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1、10申请公布号CN104112476A43申请公布日20141022CN104112476A21申请号201410347529022申请日20140722G11C16/26200601G11C16/10200601G11C16/1620060171申请人中国人民解放军国防科学技术大学地址410073湖南省长沙市开福区德雅路109号申请人湖南晟芯源微电子科技有限公司72发明人李建成李文晓李聪尚靖王震谷晓忱郑黎明曾祥华李浩74专利代理机构北京中济纬天专利代理有限公司11429代理人胡伟华54发明名称兼容标准CMOS工艺的超低功耗伪差分结构非易失性存储器57摘要本发明公开了一种兼容标准CMOS工艺的。
2、超低功耗伪差分结构非易失性存储器，解决了功耗高的问题，缩小了存储单元结构的面积，包括多个存储单元，每个存储单元由控制管、第一读取管、第二读取管、第一选择管和第二选择管五个晶体管组成，所有的晶体管均为单多晶硅栅结构和相同厚度的栅氧化层，该存储单元与标准CMOS工艺兼容；本发明的编程和擦除操作均利用FN隧穿效应，解决功耗高的问题；仅利用五个晶体管构成类似差分结构，集成度高，面积小，可靠性增强，提高了读取速度。51INTCL权利要求书1页说明书6页附图5页19中华人民共和国国家知识产权局12发明专利申请权利要求书1页说明书6页附图5页10申请公布号CN104112476ACN104112476A1/。
3、1页21一种兼容标准CMOS工艺的超低功耗伪差分结构非易失性存储器,包括多个存储单元，其特征在于每个存储单元由控制管M01、第一读取管M02、第二读取管M03、第一选择管M04和第二选择管M05五个晶体管组成；其中控制管M01是由源极、漏极、阱三端相连构成电容形式的器件，其源极P03、漏极P01、阱P02三端连接，构成控制端口CG；第一读取管M02的源极P04与其阱P05连接一起，构成第一读取端口RP1；第二读取管M03的漏极P10连接至第二读取端口RP2；控制管M01、第一读取管M02、第二读取管M03三个晶体管的栅极互连形成一个封闭的浮栅FG；第一选择管M04、第二选择管M05的栅极互连构。
4、成选择端口SEL；第一读取管M03、第一选择管M04、第二选择管M05共享同第一P阱PW；第一选择管M04的漏极P07与第一读取管M02的漏极P06相连；第二选择管M05的漏极P13与第二读取管M03的源极P12相连；第一选择管M04、第二选择管M05的源极分别作为存储单元的两个差分信号的输出端口DO1、输出端口DO0。2如权利要求1所述的兼容标准CMOS工艺的超低功耗伪差分结构非易失性存储器，其特征在于所述存储单元结构中的控制管M01的栅极面积大于第一读取管M02、第二读取管M03的栅极面积。3如权利要求1所述的兼容标准CMOS工艺的超低功耗伪差分结构非易失性存储器，其特征在于所述控制管M0。
5、1、第一读取管M02为PMOS晶体管，第二读取管M03、第一选择管M04、第二选择管M05均为NMOS晶体管。4如权利要求3所述的兼容标准CMOS工艺的超低功耗伪差分结构非易失性存储器，其特征在于所述控制管M01驻留在第一N阱NW1中；第一读取管M02驻留在第二N阱NW2中；第二读取管M03与第一选择管M04、第二选择管M05驻留在第一P阱PW中。5如权利要求4所述的兼容标准CMOS工艺的超低功耗伪差分结构非易失性存储器，其特征在于所述的第一N阱、第二N阱之间由沟槽隔离，所述第二读取管M03、第一选择管M04、第二选择管M05均作在相同的第一P阱PW之中。6如权利要求1所述的兼容标准CMOS工。
6、艺的超低功耗伪差分结构非易失性存储器，其特征在于所述存储单元中的控制管M01、第一读取管M02和第二读取管M03、第一选择管M04和第二选择管M05的栅氧化层厚度均相同。7如权利要求1所述的兼容标准CMOS工艺的超低功耗伪差分结构非易失性存储器，其特征在于所述存储单元中的控制管M01、第一读取管M02和第二读取管M03、第一选择管M04和第二选择管M05均为单层多晶硅栅结构。8如权利要求1所述的兼容标准CMOS工艺的超低功耗伪差分结构非易失性存储器，其特征在于所述控制管M01采用带有源漏注入的N阱电容结构。9如权利要求1所述的兼容标准CMOS工艺的超低功耗伪差分结构非易失性存储器，其特征在于所。
7、述存储单元中的控制端口CG、第一读取端口RP1、第二读取端口RP2三个端口由电容的耦合作用，将耦合之后的电势叠加形成浮栅FG上的电势。10如权利要求1所述的兼容标准CMOS工艺的超低功耗伪差分结构非易失性存储器，其特征在于所述的存储单元引出的控制端口CG、第一读取端口RP1、第二读取端口RP2、选择端口SEL在进行不同的操作时施加不同的电压组合。权利要求书CN104112476A1/6页3兼容标准CMOS工艺的超低功耗伪差分结构非易失性存储器技术领域0001本发明属于微电子技术领域，涉及半导体集成电路的存储技术，更具体地，是兼容标准CMOS工艺的超低功耗伪差分结构非易失性存储器。背景技术000。
8、2许多的集成电子器件需要一定量的非易失性存储器。通常非易失性的存储器用作芯片外部的独立存储体或者用作标签芯片中的存储体，主要是在芯片中在没有电源供电的情况下长时间存储一些控制程序、处理指令或者物品的相关信息等等。0003目前几种通常使用的非挥发性存储器主要有可擦除可编程只读存储器EPROM、电可擦除可编程只读存储器EEPROM和快闪存储器FLASHMEMORY。另外还有铁电存储器FERAM、磁性随机存储器MRAM和相变存储器OUM等近年来出现的新型的非易失性存储器，其研究都已经取得了可喜的进展。但是它们都不能与标准CMOS工艺兼容，通常所需的特殊工艺会增加更多的加工步骤和掩膜数量，造成成本的大。
9、幅增加，尤其所使用的非易失性存储器的容量不是太大时，比如使用在无源射频识别标签芯片中，成本本身就是一个很关键的限制因素。研究低成本、小面积、低功耗、高可靠性的非易失性存储器势在必行。0004为了解决上面论述的几个问题，也有较多的方案提出了能够与标准工艺兼容的存储单元结构，避免了附加的步骤和掩膜层数的增加，且与在CMOS工艺流程下实现的芯片的集成更加方便。但是它们采用的编程、擦除的原理多集中在热电子注入效应和FNFN，FOWLERNORDHEIM隧穿效应。但是应用热电子注入效应需要有相当高的电流，能耗太大，而FN隧穿效应则会占据相当大的面积，这些因素都会影响非易失性存储器的推广应用。发明内容00。
10、05本发明的目的是提供一种兼容标准CMOS工艺的超低功耗伪差分结构非易失性存储器来解决上述已有技术的不足，它的编程和擦除操作均利用FN隧穿效应，解决功耗高的问题；仅仅利用五个晶体管构成类似差分结构，由于不是完全对称的结构因此成为伪差分结构，面积小，集成度高，输出差分信号增加其可靠性，并且有助于配合使用差分结构的灵敏放大器，提高读取速度。0006具体的技术方案如下0007一种兼容标准CMOS工艺的超低功耗伪差分结构非易失性存储器,包括多个存储单元，每个存储单元由控制管M01、第一读取管M02、第二读取管M03、第一选择管M04和第二选择管M05五个晶体管组成，其中控制管M01是由源极、漏极、阱三。
11、端相连构成电容形式的器件，其源极P03、漏极P01、阱P02三端连接，构成控制端口CG；第一读取管M02的源极P04与其阱P05连接一起，构成第一读取端口RP1；第二读取管M03的漏极P10连接至第二读取端口RP2；控制管M01、第一读取管M02和第二读取管M03三个晶体管的栅极互连形成一个封闭的浮栅FG；两个选择管M04和M05的栅极互连构成选择端口SEL；第二读取管M03、第说明书CN104112476A2/6页4一选择管M04和第二选择管M05共享一个衬底第一P阱PW；第一选择管M04的漏极P07与第一读取管M02的漏极P06相连；第二选择管M05的漏极P13与第二读取管M03的源极P1。
12、2相连；第一选择管M04和第二选择管M05的源极分别作为存储单元的两个差分信号的输出端口DO1和输出端口DO0。0008所述存储单元结构中的控制管M01的栅极面积大于第一读取管M02和第二M03的栅极面积。0009所述控制管M01、第一读取管M02为PMOS晶体管，第二读取管M03、第一选择管M04和第二选择管M05均为NMOS晶体管。0010所述控制管M01驻留在第一N阱NW1中；第一读取管M02驻留在第二N阱NW2中；第二读取管M03与第一选择管M04和第二选择管M05驻留在第一P阱PW中。0011所述的第一N阱、第二N阱之间由浅沟槽区域隔离，所述的P阱为目前常用的双阱工艺中采用倒掺杂技术。
13、来优化晶体管的电学特性的P阱，一般需要高能量、大剂量的注入，深入外延层大概一微米左右，具体的数据要根据相关的工艺来确定。所述NMOS晶体管均驻留在相同的P阱之中。0012所述存储单元中的控制管M01、第一读取管M02和第二读取管M03、第一选择管M04和第二选择管M05的栅氧化层厚度均相同。0013所述存储单元中的控制管M01、第一读取管M02和第二读取管M03、第一选择管M04和第二选择管M05均为单层多晶硅栅结构。0014所述存储单元中的控制端口CG、第一读取端口RP1、第二读取端口RP2三个端口由于电容的耦合作用，将耦合之后的电势叠加形成浮栅FG上的电势。0015所述存储单元中的浮栅FG。
14、为N型杂质掺杂。0016所述存储单元的所有晶体管均驻留在同一的硅衬底SUB上。0017所述控制管M01采用N阱电容结构或带有源漏注入的N阱电容结构。0018所述的存储单元引出的控制端口CG、第一读取端口RP1、第二读取端口RP2、选择端口SEL在进行不同的操作时施加不同的电压组合。0019采用本发明取得的技术效果00201本发明是基于现有的标准CMOS工艺提出的，因此在芯片的设计应用中不需要额外添加掩膜和工艺步骤，极大的降低应用成本，并且减少技术开发周期，缩短芯片的上市时间，极其适用于成本控制比较严格的场合。2本发明是一种伪差分结构，仅仅利用三个晶体管来构成浮栅，输出差分的电流信号，占用面积相。
15、比全差分的结构要小很多，所以它集成密度高3本发明结构的编程和擦除操作均采用FN隧穿效应，避免了采用热电子注入效应导致的功耗过高的缺点。4本发明中浮栅为N型掺杂，极大的提高了隧穿的效果。可以缩短擦写周期，还可以一定程度的降低编程和擦除时的高电压。5本发明的存储单元是差分信号的输出，并且输出的差分信号的差别非常大，所以单元的读取速度比较快，可靠性高。6本发明提出了一种带有源漏注入的新型N阱电容结构，此结构电容在偏置高压的情况下可以迅速的达到稳定，有利于提高擦写速度。附图说明0021图1是本发明中单个存储单元的结构图；说明书CN104112476A3/6页50022图2是本发明中存储单元的横截面结构。
16、图；0023图3是本发明中控制管M01为MOS电容结构的器件截面示意图和俯视示意图；0024图4是本发明中控制管M01为N阱电容结构的器件截面示意图和俯视示意图；0025图5是本发明中控制管M01为带有源漏注入的N阱电容结构的器件截面示意图和俯视示意图；0026图6是本发明中第一读取管M02栅极为N型掺杂的俯视图；0027图7是本发明的整体结构示意图。具体实施方式0028以下将参考附图详细描述本发明实施例的兼容标准CMOS工艺的超低功耗伪差分结构非易失性存储器。0029参照图7，本发明由完全相同的存储单元组成，本实例的存储单元为16个，即存储器容量为16比特，但是并不限于16比特，实际的存储容。
17、量可以根据需求增加，并且可以利用块存储阵列来增加存储容量。从图7中可以看出，每一行中，所有存储单元的控制端口CG互相连接在一起；所有的选择端口SEL连接在一起；每一列中，所有的第一读取端口RP1连接在一起；所有第二读取端口RP2连接在一起，这样就构成了整个存储器的结构。0030参照图1，每个存储单元仅包括5个晶体管，所有的晶体管均为单多晶硅栅结构和相同厚度的栅氧化层，因此该存储单元与标准CMOS工艺兼容。0031每个存储单元由控制管M01、第一读取管M02、第二读取管M03、第一选择管M04和第二选择管M05五个晶体管组成。其中控制管M01是由源极、漏极、阱三端相连构成电容形式的器件，其源极P。
18、03、漏极P01、阱P02三端连接，构成控制端口CG；第一读取管M02的源极P04与其阱P05连接一起，构成第一读取端口RP1；第二读取管M03的漏极P10连接至第二读取端口RP2；控制管M01、两个读取晶体管M02和M03三个晶体管的栅极互连形成一个封闭的浮栅FG；两个选择管M04和M05的栅极互连构成选择端口SEL；第二读取管M03、第一选择管M04和第二选择管M05共享一个衬底第一P阱PW；第一选择管M04的漏极P07与第一读取管M02的漏极P06相连；第二选择管M05的漏极P13与第二读取管M03的源极P12相连；两个选择管M04和M05的源极分别作为存储单元的两个差分信号的输出端口D。
19、O1和输出端口DO0。0032所述存储单元的所有晶体管均驻留在相同的硅衬底SUB上。0033两个选择管M04和M05是在读取存储单元中信息的状态时工作的。0034在读取状态时，读取端口会接到电源电压，由于第一读取管M02为PMOS晶体管、第二读取管M03为NMOS晶体管，他们共用浮栅，浮栅上因含有电子的多少而具有或低或高的电位，使第一读取管M02、第二读取管M03总是只有一个晶体管会被开启，另外一个处于关闭状态，因此他们会输出差别较大的电流信号。第一选择管M04和第二选择管M05在选择端口SEL的控制下决定两个反相器输出的数据是否传输到位线BL1、位线BL0上去。0035在写入状态时，不需要将。
20、数据传输到位线，因此将在选择端口SEL偏置低电压使M04和M05两个晶体管处于关闭状态，防止在写入时高电压引起大电流功耗。0036如图2所示，本发明的每个存储单元横截面结构图，从图2中可以看到，储单元结构中的控制管M01放置在第一N阱NW1中；第一读取管M02放置在第二N阱NW2中；第二说明书CN104112476A4/6页6读取管M03与第一选择管M04和第二选择管M05放置在第一P阱PW中。控制管M01与第一读取管M02和第二读取管M03栅极面积的比例关系根据具体的情况进行调整。从图2中还可以看出，控制管的栅极面积要比第一读取管、第二读取管的栅极面积大许多大于5倍，这样可以增大控制端对浮栅。
21、电势的电压耦合系数，大大降低在编程和擦除时所需要的高压。各个晶体管具体的尺寸比例根据应用的工艺的不同设计者合理调整。0037所述存储单元中的浮栅FG为N型杂质掺杂。0038所述存储单元结构中的第一读取管M02与第二读取管M03在编程和擦除的操作时也充当隧穿管。擦除的时候第一读取端口RP1作为隧穿端口；编程的时候第二读取端口RP2作为隧穿端口。0039存储单元结构中的控制管M01可以采用有三种类型0040类型一如图3所示为标准的PMOS晶体管的源极、漏极和阱三端互连构成的MOS电容结构，图中源极、漏极和N阱接触连接成端口A，栅极作为另外一个端口B，这种结构需要单独的做出阱接触并需要相应的接触孔和。
22、金属连线；类型二如图4所示为N阱电容结构，图中N阱接触作为端口C，栅极作为另外一个端口D，这种结构可以免去类型一中的接触孔和金属连线，占用的面积更小；类型三如图5所示的带有源漏注入的N阱电容结构，图中N阱接触与源漏注入用金属连接在一起作为端口F，栅极作为另外一个端口E，这种结构由于在多晶硅栅极周围设有源漏注入，所以在硅衬底中具有足够的电子和空穴供栅氧层电容使用，可以在偏置电压的情况下迅速形成稳定状态，从而能够提高擦写速度。0041第一读取管M02的栅极掺杂的俯视图如图6所示，其中的关键参数D的尺寸根据工艺的要求确定，参数D的作用主要是为了满足源、漏掺杂过程中的自对准工艺要求；N_WELL指代N。
23、阱区域；ACTIVE指代有源区；SD_DOP指代源漏注入；CONTACT指代接触孔；N_DOP指代栅极进行第一类掺杂类型的区域；POLY指代多晶硅区域。0042所述存储单元结构中的控制管M01、第一读取管M02、第二读取管M03、第一选择管M04和第二选择管M05应合理布局其形状和相对位置，以减少寄生电容的影响。0043表1中列出了本发明所述的存储单元在写“0”、写“1”和读取操作时各个端口偏置电压情况。其中，CG控制栅端口，RP1为第一读取端口，RP2为第二读取端口，SEL为选择端口，VDD为电路工作的电源电压，其大小由设计者在设计芯片时根据所采用的工艺库要求选择，本实施例中的电源电压VDD。
24、15V，VGND为电路工作的地电压0V，VPE为擦除和编程时需要的高于VDD的高电压，本实施例中采用的VPE10V。本发明中规定电子隧穿进入浮栅代表写入数据“1”，电子隧穿离开浮栅代表写入数据“0”。0044表1存储单元操作电压0045说明书CN104112476A5/6页70046以下给出本发明的操作条件00471、写“0”操作0048写“0”操作就是将浮栅上的电荷经过隧穿效应擦除掉。此时要建立擦除浮栅电荷的条件就需要根据表1所示的电压对各个端口进行偏置。控制端口CG、第二读取端口RP2均偏置地电压VGND通过电压耦合作用将浮栅上的电势控制在很低的水平，在第一读取端口RP1偏置高电压VPE，。
25、从而在第一读取管M02的硅衬底与浮栅FG之间建立了较高的电压降，致使在第一读取管M02上发生隧穿效应，电荷从浮栅上被擦除，在电子从浮栅上被擦除的过程中，浮栅FG上的电位也在慢慢的抬高，最终使浮栅与第一读取管M02的硅衬底之间的电压差减小至不足以满足发生隧穿效应的条件，擦除过程结束，数据“0”被成功写入存储单元。由于第一选择管M04、第二选择管M05不参与隧穿效应，但是由于第一读取端口RP1被偏置了高电压，所以第一选择管M04要防止该高电压造成大电流以减少功耗，因此在选择端口SEL偏置VGND使它截止。00492、写“1”操作0050写“1”操作就是使电子经过隧穿效应进入浮栅中。此时要建立擦除浮。
26、栅电荷的条件就需要根据表1所示的电压对各个端口进行偏置。控制端口CG、第一读取端口RP1均偏置了高电压VPE，通过电压耦合作用将浮栅上的电势控制在很高的电位，第二读取端口RP2为地电压VGND，从而在浮栅与第二读取管M03的硅衬底之间建立了较高的电压降，在相应的栅氧化层上形成很强的电场，触发隧穿效应，电子从衬底隧穿进入浮栅，在电子从进入浮栅的过程中，浮栅FG上的电位也在慢慢的降低，最终使浮栅与第二读取管M03的衬底之间的电压差减小至不足以满足发生隧穿效应的条件，编程过程结束，数据“1”被成功写入存储单元。由于第一选择管M04、第二选择管M05不参与隧穿效应，但是由于第一读取端口RP1被偏置了高。
27、电压，所以第一选择管M04要抑制该高电压造成大电流以减少功耗，因此在选择端口SEL偏置VGND使它截止。00513、读取操作0052读取操作时不需要高电压，控制端口CG被偏置在地电压VGND。此时第一读取管M02和第二读取管M03作为读取管，被写入后的存储单元的浮栅上会具有或高或低的电位，从而使读取管M02和M03中某一个器件成为常通器件，另一个成为常闭器件，读取的数据反映在输出有差别的电流信号。当此存储单元被选中之后，选择端口SEL偏置为电源电压VDD允许该存储单元输出的电流信号进入位线，然后经过灵敏放大器快速读取数据。0053当进行写“0”操作后，浮栅FG上电荷被擦除，其自身的电势较高，从。
28、而使第一读取管M02处于常闭状态，而第二读取管M03处于常通状态，该存储单元被选中读取之后，选择端口SEL信号为高电压，输出端口DO1输出亚阈值漏电流，输出端口DO0输出饱和电流，经过位线BL1和BL0的传导，两路差分的信号进入灵敏放大器，快速读取数据“0”。0054当进行写“1”操作后，浮栅FG上电荷经过编程过程而增多，其自身的电势较低，从而使第一读取管M02处于常通状态，而第二读取管M03处于常闭状态，该存储单元被选中读取之后，选择端口SEL信号为高电压，输出端口DO0输出亚阈值漏电流，输出端口DO1输出饱和电流，经过位线BL1和BL0的传导，两路差分的信号进入灵敏放大器，快速读取数据“1”。0055尽管上面是对本发明具体实施方案的完整描述，但是可以采取各种修改、变体和说明书CN104112476A6/6页8替换方案。这些等同方案和替换方案被包括在本发明的范围内。因此，本发明的范围不应该被限于所描述的实施方案，而是应该由所附权利要求书限定。说明书CN104112476A1/5页9图1图2说明书附图CN104112476A2/5页10图3说明书附图CN104112476A103/5页11图4说明书附图CN104112476A114/5页12图5说明书附图CN104112476A125/5页13图6图7说明书附图CN104112476A13。