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1、(10)申请公布号 CN 104319287 A (43)申请公布日 2015.01.28 CN 104319287 A (21)申请号 201410607160.2 (22)申请日 2014.10.31 H01L 29/739(2006.01) H01L 29/423(2006.01) H01L 21/331(2006.01) H01L 29/78(2006.01) H01L 21/336(2006.01) (71)申请人 无锡同方微电子有限公司 地址 214000 江苏省无锡市新区菱湖大道 200 号中国传感网国际创新园 G8 二楼 (72)发明人 郭景贤 白玉明 张海涛 (74)专利代理。
2、机构 上海光华专利事务所 31219 代理人 李仪萍 (54) 发明名称 一种沟槽栅型半导体器件结构及其制作方法 (57) 摘要 本发明提供一种沟槽栅型半导体器件结构， 包括 ： 衬底 ； 至少两条相互平行排列的沟槽栅结 构 ； 将各沟槽栅结构并联的多晶硅桥 ； 覆盖所述 沟槽栅结构及所述多晶硅桥的绝缘层 ； 位于所述 多晶硅桥上方并贯通所述绝缘层的至少一个接触 孔 ； 形成于所述绝缘层表面并填充于所述接触孔 内、 与所述多晶硅桥欧姆接触的栅极金属层 ； 所 述多晶硅桥靠近所述沟槽栅结构的第一端， 所述 多晶硅桥外侧与所述沟槽栅结构第一端之间的距 离为 L， 其中， L0。本发明中， 由于多晶。
3、硅桥避开 了沟槽栅结构末端， 这种连接方式可以有效降低 沟槽栅结构末端栅氧化层击穿的概率， 从而提高 了器件的可靠性。 (51)Int.Cl. 权利要求书 2 页 说明书 7 页 附图 4 页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书2页 说明书7页 附图4页 (10)申请公布号 CN 104319287 A CN 104319287 A 1/2 页 2 1. 一种沟槽栅型半导体器件结构， 包括 ： 衬底 ； 至少两条沟槽栅结构， 所述沟槽栅结构形成于所述衬底中， 从所述衬底正面向背面方 向延伸 ； 各沟槽栅结构之间相互平行排列 ； 多晶硅桥， 形成于所述衬底表面。
4、， 并与所述沟槽栅结构接触， 将各沟槽栅结构并联 ； 绝缘层， 覆盖所述沟槽栅结构及所述多晶硅桥 ； 至少一个接触孔， 所述接触孔位于所述多晶硅桥上方并贯通所述绝缘层 ； 栅极金属层， 形成于所述绝缘层表面并填充于所述接触孔内， 与所述多晶硅桥欧姆接 触 ； 其特征在于 ： 所述多晶硅桥靠近所述沟槽栅结构的第一端， 所述多晶硅桥外侧与所述沟槽栅结构第 一端之间的距离为 L， 其中， L0。 2. 根据权利要求 1 所述的沟槽栅型半导体器件结构， 其特征在于 ： L 的取值范围是 0.1 5m。 3. 根据权利要求 1 所述的沟槽栅型半导体器件结构， 其特征在于 ： 所述接触孔位于相 邻两条沟槽。
5、栅结构之间。 4. 根据权利要求 1 所述的沟槽栅型半导体器件结构， 其特征在于 ： 所述多晶硅桥为直 线型、 折线形或弧形。 5. 根据权利要求 1 所述的沟槽栅型半导体器件结构， 其特征在于 ： 所述多晶硅桥与所 述沟槽栅结构垂直连接。 6. 根据权利要求 1 所述的沟槽栅型半导体器件结构， 其特征在于 ： 所述沟槽栅型半导 体器件结构为功率场效应晶体管或绝缘栅双极型晶体管。 7. 根据权利要求 6 所述的沟槽栅型半导体器件结构， 其特征在于 ： 所述功率场效应管 自下而上依次包括漏区、 漂移区、 沟道区及源区， 所述沟槽栅结构从所述源区表面向下延伸 至所述漂移区中。 8. 根据权利要求 。
6、6 所述的沟槽栅型半导体器件结构， 其特征在于 ： 所述绝缘栅双极性 晶体管自下而上依次包括集电极金属、 集电极层及漂移区 ； 所述沟槽栅结构形成于所述漂 移区中 ； 所述漂移区中还形成有基区， 所述基区位于相邻两条沟槽栅结构之间， 所述基区上 部两侧形成有发射区 ； 所述基区上方形成有与所述基区及发射区欧姆接触的发射极金属。 9. 一种沟槽栅型半导体器件结构的制作方法， 其特征在于， 包括以下步骤 ： 提供一衬底， 在所述衬底中形成至少两条平行排列的沟槽 ； 在所述沟槽内侧面形成栅氧化层 ； 沉积多晶硅层， 所述多晶硅层填充于所述沟槽内， 并覆盖所述衬底 ； 刻蚀所述多晶硅层形成多晶硅桥， 。
7、并去除所述沟槽外多余的多晶硅层 ； 所述多晶硅桥 位于所述衬底表面， 并与所述沟槽栅结构接触， 将各沟槽栅结构并联 ； 所述多晶硅桥靠近所 述沟槽栅结构的第一端， 所述多晶硅桥外侧与所述沟槽栅结构第一端之间的距离为 L， 其 中， L0 ； 在所述衬底上形成覆盖所述多晶硅桥及所述沟槽栅结构第一端的绝缘层， 并在所述绝 缘层中形成至少一个接触孔 ； 所述接触孔位于所述多晶硅桥上方并贯通所述绝缘层 ； 权 利 要 求 书 CN 104319287 A 2 2/2 页 3 在所述绝缘层表面沉积栅极金属层， 所述栅极金属层填充于所述接触孔内， 与所述多 晶硅桥欧姆接触。 10. 根据权利要求 9 所述。
8、的沟槽栅型半导体器件结构的制作方法， 其特征在于 ： L 的取 值范围是 0.1 5m。 权 利 要 求 书 CN 104319287 A 3 1/7 页 4 一种沟槽栅型半导体器件结构及其制作方法 技术领域 0001 本发明属于半导体器件领域， 涉及一种沟槽栅型半导体器件结构及其制作方法。 背景技术 0002 诸如沟槽栅金属氧化物半导体场效应晶体管 (MOSFET) 的功率晶体管具有位于沟 槽或空腔中的绝缘栅， 其中源区和漏区由掺杂体区分离。栅通常以衬在沟槽壁上的电介质 层绝缘， 并且导电源端子沉积或形成于源区和掺杂体区上。 当栅被适当偏置时， 在掺杂体区 中产生导电通道以允许漏 - 源电流。
9、从漏区通过该导电通道流动到源区。沟槽栅及其他类似 晶体管的两个期望的特性是相对低的总体电阻和相对高的非钳位电感性开关 (Unclamped Inductive Switching， UIS) 特性。 0003 IGBT(Insulated Gate Bipolar Transistor， 绝缘栅双极型晶体管 ) 是一种电压 控制的 MOS/BJT 复合型器件。从结构上， IGBT 的结构与 VDMOS 极为相似， 只是将 VDMOS 的 N+衬底调整为P+衬底， 但是引入的电导调制效应克服了VDMOS本身固有的导通电阻与击穿 电压的矛盾， 从而使IGBT同时具有双极型功率晶体管和功率MOSFE。
10、T的主要优点 ： 输入阻抗 高、 输入驱动功率小、 导通压降低、 电流容量大、 开关速度快等。20 世纪 90 年代中期提出了 一种新概念， 即 IGBT 采用 U 形沟槽栅结构， 它采用了从大规模集成工艺借鉴来的硅干法刻 蚀技术。在沟槽栅 IGBT 中， 栅压在漂移区中形成电子积累层， 增强了 PIN 二极管中的电子 注入， 提高了表面的载流子浓度。而原来 IGBT 中的 MOS 结构 “T” 字型导电通路缩短为两条 平行的垂直导电通路， 沟道从横向变为纵向， 导致元胞面积减小， 从而增加了单位器件面积 内的沟道面积， 进而降低了沟道电阻 ； 而且槽栅消除了 JFET 效应， 不会出现电流 。
11、“瓶颈” 区 域。所以与平面栅 IGBT 相比， 沟槽栅 IGBT 能大幅降低通态压降， 从而在通态压降和关断能 量之间达到更优的折衷。此外， 相对于 PNP 晶体管电流， PIN 二极管电流比重的增加能有效 抑制擎住效应， 所以沟槽栅 IGBT 比平面栅 IGBT 具有更大的 SOA 安全工作区。 0004 半导体器件中的多个沟槽栅结构一般需要并联引出， 通常的做法是将多个沟槽栅 结构的末端连接起来， 然而这种连接方式中， 沟槽栅末端， 特别是末端尖角处的栅极氧化层 容易发生击穿， 导致器件性能劣化。 0005 因此， 提供一种新的沟槽栅型半导体器件结构及其制作方法以解决上述问题实属 必要。。
12、 发明内容 0006 鉴于以上所述现有技术的缺点， 本发明的目的在于提供一种沟槽栅型半导体器件 结构及其制作方法， 用于解决现有技术中多晶硅覆盖沟槽栅末端的连接方式容易导致沟槽 栅末端栅极氧化层发生击穿， 导致器件性能劣化的问题。 0007 为实现上述目的及其他相关目的， 本发明提供一种沟槽栅型半导体器件结构， 包 括 ： 0008 衬底 ； 说 明 书 CN 104319287 A 4 2/7 页 5 0009 至少两条沟槽栅结构， 所述沟槽栅结构形成于所述衬底中， 从所述衬底正面向背 面方向延伸 ； 各沟槽栅结构之间相互平行排列 ； 0010 多晶硅桥， 形成于所述衬底表面， 并与所述沟槽。
13、栅结构接触， 将各沟槽栅结构并 联 ； 0011 绝缘层， 覆盖所述沟槽栅结构及所述多晶硅桥 ； 0012 至少一个接触孔， 所述接触孔位于所述多晶硅桥上方并贯通所述绝缘层 ； 0013 栅极金属层， 形成于所述绝缘层表面并填充于所述接触孔内， 与所述多晶硅桥欧 姆接触 ； 0014 所述多晶硅桥靠近所述沟槽栅结构的第一端， 所述多晶硅桥外侧与所述沟槽栅结 构第一端之间的距离为 L， 其中， L0。 0015 可选地， L 的取值范围是 0.1 5m。 0016 可选地， 所述接触孔位于相邻两条沟槽栅结构之间。 0017 可选地， 所述多晶硅桥为直线型、 折线形或弧形。 0018 可选地， 所。
14、述多晶硅桥与所述沟槽栅结构垂直连接。 0019 可选地， 所述沟槽栅型半导体器件结构为功率场效应晶体管或绝缘栅双极型晶体 管。 0020 可选地， 所述功率场效应管自下而上依次包括漏区、 漂移区、 沟道区及源区， 所述 沟槽栅结构从所述源区表面向下延伸至所述漂移区中。 0021 可选地， 所述绝缘栅双极性晶体管自下而上依次包括集电极金属、 集电极层及漂 移区 ； 所述沟槽栅结构形成于所述漂移区中 ； 所述漂移区中还形成有基区， 所述基区位于 相邻两条沟槽栅结构之间， 所述基区上部两侧形成有发射区 ； 所述基区上方形成有与所述 基区及发射区欧姆接触的发射极金属。 0022 本发明还提供一种沟槽栅。
15、型半导体器件结构的制作方法， 包括以下步骤 ： 0023 提供一衬底， 在所述衬底中形成至少两条平行排列的沟槽 ； 0024 在所述沟槽内侧面形成栅氧化层 ； 0025 沉积多晶硅层， 所述多晶硅层填充于所述沟槽内， 并覆盖所述衬底 ； 0026 刻蚀所述多晶硅层形成多晶硅桥， 并去除所述沟槽外多余的多晶硅层 ； 所述多晶 硅桥位于所述衬底表面， 并与所述沟槽栅结构接触， 将各沟槽栅结构并联 ； 所述多晶硅桥靠 近所述沟槽栅结构的第一端， 所述多晶硅桥外侧与所述沟槽栅结构第一端之间的距离为 L， 其中， L0 ； 0027 在所述衬底上形成覆盖所述多晶硅桥及所述沟槽栅结构第一端的绝缘层， 并在。
16、所 述绝缘层中形成至少一个接触孔 ； 所述接触孔位于所述多晶硅桥上方并贯通所述绝缘层 ； 0028 在所述绝缘层表面沉积栅极金属层， 所述栅极金属层填充于所述接触孔内， 与所 述多晶硅桥欧姆接触。 0029 可选地， L 的取值范围是 0.1 5m。 0030 如上所述， 本发明的沟槽栅型半导体器件结构及其制作方法， 具有以下有益效果 ： 本发明的沟槽型半导体器件结构包括至少两条相互平行排列的沟槽栅结构， 各沟槽栅结构 通过多晶硅桥并联连接， 且所述多晶硅桥靠近所述沟槽栅结构的第一端， 所述多晶硅桥外 侧与所述沟槽栅结构第一端之间的距离 L0， 栅极金属层填充于绝缘层中的接触孔内与所 说 明 。
17、书 CN 104319287 A 5 3/7 页 6 述多晶硅桥欧姆接触。由于多晶硅桥避开了沟槽栅结构末端， 这种连接方式可以有效降低 沟槽栅结构末端， 特别是末端尖角处栅氧化层击穿的概率， 从而提高了器件的可靠性。 所述 多晶硅桥可以在去除所述沟槽外多余的多晶硅层时简单更改掩模图形得到， 工艺简单， 不 会增加制作成本。 附图说明 0031 图 1 显示为本发明的沟槽栅型半导体器件结构的剖面结构示意图。 0032 图 2 显示为本发明的沟槽栅型半导体器件结构的俯视示意图。 0033 图 3 显示为本发明的沟槽栅型半导体器件结构在实施例二中的剖面结构示意图。 0034 图 4 显示为本发明的沟。
18、槽栅型半导体器件结构的制作方法中在衬底中形成沟槽 的示意图。 0035 图 5 显示为本发明的沟槽栅型半导体器件结构的制作方法中在沟槽内侧面形成 栅氧化层的示意图。 0036 图 6 显示为本发明的沟槽栅型半导体器件结构的制作方法中沉积多晶硅层的示 意图。 0037 图 7 显示为本发明的沟槽栅型半导体器件结构的制作方法中刻蚀多晶硅层形成 多晶硅桥的示意图。 0038 图 8 显示为本发明的沟槽栅型半导体器件结构的制作方法中沉积绝缘层并形成 接触孔的示意图。 0039 图 9 显示为本发明的沟槽栅型半导体器件结构的制作方法中沉积栅极金属层的 示意图。 0040 元件标号说明 0041 1 衬底。
19、 0042 2 沟槽栅结构 0043 3 多晶硅桥 0044 4 绝缘层 0045 5 接触孔 0046 6 栅极金属层 0047 7 集电极金属 0048 8 集电极层 0049 9 基区 0050 10 发射区 0051 11 漏区 0052 12 沟道区 0053 13 源区 0054 14 沟槽 0055 15 栅氧化层 0056 16 多晶硅层 0057 17 多晶硅栅极 说 明 书 CN 104319287 A 6 4/7 页 7 具体实施方式 0058 以下通过特定的具体实例说明本发明的实施方式， 本领域技术人员可由本说明书 所揭露的内容轻易地了解本发明的其他优点与功效。 本发明。
20、还可以通过另外不同的具体实 施方式加以实施或应用， 本说明书中的各项细节也可以基于不同观点与应用， 在没有背离 本发明的精神下进行各种修饰或改变。 0059 请参阅图 1 至图 9。需要说明的是， 本实施例中所提供的图示仅以示意方式说明 本发明的基本构想， 遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数 目、 形状及尺寸绘制， 其实际实施时各组件的型态、 数量及比例可为一种随意的改变， 且其 组件布局型态也可能更为复杂。 0060 实施例一 0061 本发明提供一种沟槽栅型半导体器件结构， 请参阅图 1 及图 2， 分别显示为该沟槽 栅型半导体器件结构的剖视图及俯视图， 包括 ：。
21、 0062 衬底 1 ； 0063 至少两条沟槽栅结构 2， 所述沟槽栅结构 2 形成于所述衬底 1 中， 从所述衬底 1 正 面向背面方向延伸 ； 各沟槽栅结构 2 之间相互平行排列 ； 0064 多晶硅桥3， 形成于所述衬底1表面， 并与所述沟槽栅结构2接触， 将各沟槽栅结构 2 并联 ； 0065 绝缘层 4， 覆盖所述沟槽栅结构 2 及所述多晶硅桥 3 ； 0066 至少一个接触孔 5， 所述接触孔 5 位于所述多晶硅桥 3 上方并贯通所述绝缘层 4 ； 0067 栅极金属层 6， 形成于所述绝缘层 4 表面并填充于所述接触孔 5 内， 与所述多晶硅 桥 3 欧姆接触 ； 0068 所。
22、述多晶硅桥 3 靠近所述沟槽栅结构 2 的第一端， 所述多晶硅桥 3 外侧与所述沟 槽栅结构 2 第一端之间的距离为 L， 其中， L0。 0069 具体的， 所述沟槽栅型半导体器件结构为功率场效应晶体管 (MOSFET) 或绝缘栅 双极型晶体管 (IGBT)， 本实施例中， 所述沟槽栅型半导体器件结构以绝缘栅双极型晶体管 为例， 其中， 所述衬底 1 作为 IGBT 的漂移区。 0070 如图 1 所示， 所述绝缘栅双极型晶体管自下而上依次包括集电极金属 7、 集电极层 8 及漂移区 ( 衬底 1) ； 所述沟槽栅结构 2 形成于所述漂移区中 ； 所述漂移区中还形成有基 区 9， 所述基区 。
23、9 位于相邻两条沟槽栅结构 2 之间， 所述基区 9 上部两侧形成有发射区 10 ； 所述基区 9 上方形成有与所述基区 9 及发射区 10 欧姆接触的发射极金属 ( 未图示 )。 0071 具体的， 所述集电极层 8 为 P 型掺杂， 所述漂移区 ( 衬底 1) 为 N 型掺杂， 所述基区 9为P型掺杂， 所述发射区10为N型重掺杂， 所述沟槽栅结构2包括从所述漂移区正面向背 面方向延伸的沟槽， 形成于沟槽内壁上的栅氧化层， 及填充于所述沟槽内的多晶硅栅极， 所 述沟槽的延伸距离小于所述漂移区的厚度。 0072 在另一实施例中， 所述集电极层 8 与所述漂移区之间还可形成有一 N 型缓冲层 。
24、( 未图示 )， 使得 IGBT 的纵向耐压结构由非穿通结构 (NPT， Non-Punch through) 变为软穿 通结构 (SPT， Soft-Punch Through)。非穿通 (NPT) 技术基于不对少子寿命进行杀伤而有 很好的输运效率， 不过其载流子注入系数比较低 ； 而在漂移区和集电区之间存在缓冲层的 说 明 书 CN 104319287 A 7 5/7 页 8 穿通型IGBT可以在保证耐压的前提下， 减少漂移区的厚度， 并控制IGBT背表面的空穴注入 效率， 从而改善 IGBT 性能。 0073 需要指出的是， 沟槽栅型 IGBT 有多种类型， 本实施例仅为一个示例， 在其。
25、它实施 例中， 所述沟槽栅型IGBT的类型还可以为浮空型等现有IGBT结构， 此处不应过分限制本发 明的保护范围。 0074 如图 2 所示， 示出了所述多晶硅桥 3 外侧与所述沟槽栅结构 2 第一端之间的距离 为 L。所述栅极金属层填充于绝缘层中的接触孔内与所述多晶硅桥欧姆接触， 使得多个沟 槽栅结构通过所述多晶硅桥与所述栅极金属层电连接。所述多晶硅桥外侧与所述沟槽栅 结构第一端之间的距离 L0， 使得多晶硅桥避开了沟槽栅结构末端， 且沟槽栅结构末端被绝 缘层所覆盖。这种多个沟槽栅结构的并联连接方式可以有效降低沟槽栅结构末端， 特别是 末端尖角处栅氧化层击穿的概率， 从而提高了器件的可靠性。。
26、本实施例中， L 的取值范围是 0.1 5m， 优选为 1m。 0075 进一步的， 所述接触孔5优选为位于相邻两条沟槽栅结构2之间， 使得所述沟槽栅 结构2与所述多晶硅桥3之间的接触不受接触孔工艺的影响， 从而进一步提高器件可靠性。 其中， 位于所述接触孔 5 底部位置的多晶硅桥部分可以通过离子注入进行重掺杂， 以降低 所述栅极金属层 6 与所述多晶硅桥之间接触电阻。 0076 具体的， 所述多晶硅桥 3 包括但不限于直线型、 折线形或弧形， 本实施例中， 所述 多晶硅桥 3 优选为直线型 ( 如图 2 所示 )， 所述多晶硅桥 3 与所述沟槽栅结构 2 垂直连接。 所述多晶硅桥 3 采用直。
27、线型且与所述沟槽栅结构 2 垂直连接， 可以降低器件制作工艺的复 杂性， 有利于提高生产效率。 0077 本发明的沟槽型半导体器件结构包括至少两条相互平行排列的沟槽栅结构， 各沟 槽栅结构通过多晶硅桥并联连接， 且所述多晶硅桥靠近所述沟槽栅结构的第一端， 所述多 晶硅桥外侧与所述沟槽栅结构第一端之间的距离 L0， 栅极金属层填充于绝缘层中的接触 孔内与所述多晶硅桥欧姆接触。由于多晶硅桥避开了沟槽栅结构末端， 这种连接方式可以 有效降低沟槽栅结构末端， 特别是末端尖角处栅氧化层击穿的概率， 从而提高了器件的可 靠性。 0078 实施例二 0079 本实施例与实施例一采用基本相同的技术方案， 不同。
28、之处在于实施例一中， 所述 沟槽栅型半导体器件结构为绝缘栅双极型晶体管 (IGBT)， 而本实施例中， 所述沟槽栅型半 导体器件结构为功率场效应晶体管 (MOSFET)， 其中， 所述衬底 1 作为所述功率场效应晶体 管的漂移区。 0080 请参阅图 3， 显示为一种沟槽型功率场效应晶体管的剖面示意图， 如图所示， 所述 功率场效应管自下而上依次包括漏区 11、 漂移区 ( 衬底 1)、 沟道区 12 及源区 13， 所述沟槽 栅结构 3 从所述源区 13 表面向下延伸至所述漂移区中。 0081 具体的， 本实施例中， 所述漏区 11 为 N 型重掺杂， 所述漂移区为 N 型掺杂， 所述沟 道。
29、区 12 为 P 型掺杂， 所述源区 13 为 N 型重掺杂。 0082 功率场效应晶体管在器件处于导通状态时具有非常低的导通电阻， 最小化器件本 身的功率损耗， 当器件处于关断状态时， 能拥有足够高的反向击穿电压。 0083 需要指出的是， 沟槽栅型功率场效应管有多种类型， 本实施例仅为一个示例， 在其 说 明 书 CN 104319287 A 8 6/7 页 9 它实施例中， 所述沟槽栅型功率场效应管还可以采用其它现有类型， 如深沟槽型等， 此处不 应过分限制本发明的保护范围。 0084 所述沟槽栅型功率场效应管中， 由于多晶硅桥避开了沟槽栅结构末端， 这种连接 方式可以有效降低沟槽栅结构。
30、末端， 特别是末端尖角处栅氧化层击穿的概率， 从而提高了 器件的可靠性。 0085 实施例三 0086 本发明还提供一种沟槽栅型半导体器件结构的制作方法， 包括以下步骤 ： 0087 首先请参阅图4， 提供一衬底1， 在所述衬底1中形成至少两条平行排列的沟槽14。 0088 具体的， 所述衬底1包括但不限于Si、 Ge、 SiGe等常规半导体材料， 根据器件类型， 所述衬底 1 可以为 P 型掺杂或 N 型掺杂。所述沟槽 14 通过刻蚀形成。 0089 然后请参阅图 5， 通过热氧化或其它沉积方法在所述沟槽 14 内侧面形成栅氧化层 15 ； 所述栅氧化层 15 的材料可以为二氧化硅。 009。
31、0 接着请参阅图 6， 沉积多晶硅层 16， 所述多晶硅层 16 填充于所述沟槽 14 内， 并覆 盖所述衬底 1。 0091 再请参阅图 7， 通过光刻、 显影等常规半导体工艺在所述多晶硅层 16 表面形成多 晶硅桥图形， 并刻蚀所述多晶硅层 16 形成多晶硅桥 3， 同时去除所述沟槽 14 外多余的多晶 硅层。其中， 填充于所述沟槽 14 内的多晶硅层作为沟槽栅结构 2 的多晶硅栅极 17， 所述多 晶硅栅极 17 外侧面及底部被所述栅氧化层 15 所包围。 0092 具体的， 如图 2 所示， 所述多晶硅桥 3 位于所述衬底 1 表面， 并与所述沟槽栅结构 2 接触， 将各沟槽栅结构 2。
32、 并联 ； 所述多晶硅桥 3 靠近所述沟槽栅结构 2 的第一端， 所述多 晶硅桥 3 外侧与所述沟槽栅结构 2 第一端之间的距离为 L， 其中， L0。 0093 本实施例中， L 的取值范围是 0.1 5m， 优选为 1m。若 L 取值过小， 所述沟槽 栅结构 2 末端， 特别是末端尖角处栅氧化层被击穿的风险仍然较大 ； 若 L 取值过大， 将使得 有源区有效面积变小， 不利于器件的小型化。 0094 接着请参阅图8， 在所述衬底1上形成覆盖所述多晶硅桥3及所述沟槽栅结构第一 端的绝缘层 4， 并在所述绝缘层 4 中形成至少一个接触孔 5 ； 所述接触孔 5 位于所述多晶硅 桥 3 上方并贯。
33、通所述绝缘层 4。 0095 具体的， 所述绝缘层 4 包括但不限于二氧化硅、 氮化硅等绝缘材料， 所述绝缘层 4 作为保护层， 覆盖所述沟槽栅结构 2 的第一端。 0096 进一步的， 所述接触孔5优选为位于相邻两条沟槽栅结构2之间， 使得所述沟槽栅 结构2与所述多晶硅桥3之间的接触不受接触孔工艺的影响， 从而进一步提高器件可靠性。 其中， 位于所述接触孔 5 底部位置的多晶硅桥部分可以通过离子注入进行重掺杂， 以降低 所述栅极金属层 6 与所述多晶硅桥之间接触电阻。 0097 最后请参阅图 9， 在所述绝缘层 4 表面沉积栅极金属层 6， 所述栅极金属层 6 填充 于所述接触孔 5 内， 。
34、与所述多晶硅桥 3 欧姆接触。 0098 具体的， 所述栅极金属层 6 包括但不限于 Cu、 Ag、 Au 等电的良导体。所述栅极金属 层填充于绝缘层中的接触孔内与所述多晶硅桥欧姆接触， 使得多个沟槽栅结构通过所述多 晶硅桥与所述栅极金属层电连接。 0099 需要指出的是， 除了以上步骤， 在制作沟槽栅型半导体器件结构的过程中， 根据制 说 明 书 CN 104319287 A 9 7/7 页 10 作的器件的具体类型， 如沟槽型 IGBT、 功率 MOSFET 等， 及器件的具体导电类型， 还需要在器 件相关区域进行相应类型的掺杂， 并制作相关的功能层此为本领域公知常识， 此处不应过 分限制。
35、本发明的保护范围。 0100 至此， 制作得到了沟槽型半导体器件结构， 其中， 在去除所述沟槽外多余的多晶硅 层时简单更改掩模图形即可制作得到多晶硅桥， 工艺简单， 不会增加制作成本。 该多晶硅桥 将多个沟槽栅结构并联连接， 且所述多晶硅桥靠近所述沟槽栅结构的第一端， 所述多晶硅 桥外侧与所述沟槽栅结构第一端之间的距离 L0， 栅极金属层填充于绝缘层中的接触孔内 与所述多晶硅桥欧姆接触， 使得多个沟槽栅通过多晶硅桥与所述栅极金属层电连接。由于 多晶硅桥避开了沟槽栅结构末端， 这种连接方式可以有效降低沟槽栅结构末端， 特别是末 端尖角处栅氧化层击穿的概率， 从而提高了器件的可靠性。 0101 综。
36、上所述， 本发明的沟槽型半导体器件结构包括至少两条相互平行排列的沟槽栅 结构， 各沟槽栅结构通过多晶硅桥并联连接， 且所述多晶硅桥靠近所述沟槽栅结构的第一 端， 所述多晶硅桥外侧与所述沟槽栅结构第一端之间的距离 L0， 栅极金属层填充于绝缘层 中的接触孔内与所述多晶硅桥欧姆接触。由于多晶硅桥避开了沟槽栅结构末端， 这种连接 方式可以有效降低沟槽栅结构末端， 特别是末端尖角处栅氧化层击穿的概率， 从而提高了 器件的可靠性。 所述多晶硅桥可以在去除所述沟槽外多余的多晶硅层时简单更改掩模图形 得到， 工艺简单， 不会增加制作成本。所以， 本发明有效克服了现有技术中的种种缺点而具 高度产业利用价值。 。
37、0102 上述实施例仅例示性说明本发明的原理及其功效， 而非用于限制本发明。任何熟 悉此技术的人士皆可在不违背本发明的精神及范畴下， 对上述实施例进行修饰或改变。因 此， 举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完 成的一切等效修饰或改变， 仍应由本发明的权利要求所涵盖。 说 明 书 CN 104319287 A 10 1/4 页 11 图 1 图 2 说 明 书 附 图 CN 104319287 A 11 2/4 页 12 图 3 图 4 说 明 书 附 图 CN 104319287 A 12 3/4 页 13 图 5 图 6 图 7 说 明 书 附 图 CN 104319287 A 13 4/4 页 14 图 8 图 9 说 明 书 附 图 CN 104319287 A 14 。