高功率单裸片半导体封装.pdf

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1、(10)申请公布号 CN 104103608 A (43)申请公布日 2014.10.15 CN 104103608 A (21)申请号 201410136465.X (22)申请日 2014.04.04 13/857,252 2013.04.05 US H01L 23/34(2006.01) H01L 29/06(2006.01) H01L 21/50(2006.01) (71)申请人 英飞凌科技股份有限公司 地址 德国诺伊比贝尔格 (72)发明人 吴国财 王明中 (74)专利代理机构 北京市金杜律师事务所 11256 代理人 王茂华 (54) 发明名称 高功率单裸片半导体封装 (57) 摘。

2、要 提供了一种高功率单裸片半导体封装。半导 体封装包括单个半导体裸片以及导电和导热的基 底。 单个半导体裸片包含半导体主体， 该半导体主 体具有相对的第一和第二表面以及在第一和第二 表面之间的绝缘面。单个半导体裸片进一步包含 在第一表面上的第一电极和在第二表面上的第二 电极。单个半导体裸片具有在第一和第二表面之 间测量的限定的厚度， 沿着绝缘面中的一个绝缘 面测量的限定的宽度， 以及沿着绝缘面中的另一 个绝缘面测量的限定的长度。基底被附着于在单 个半导体裸片的第二表面处的第二电极， 并且具 有与单个半导体裸片相同的长度和宽度。 (30)优先权数据 (51)Int.Cl. 权利要求书 3 页 说。

3、明书 7 页 附图 7 页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书3页 说明书7页 附图7页 (10)申请公布号 CN 104103608 A CN 104103608 A 1/3 页 2 1. 一种半导体封装， 包括 ： 单个半导体裸片， 所述单个半导体裸片包括 ： 半导体主体， 具有相对的第一表面和第二表面， 以及在所述第一表面和所述第二表面 之间的绝缘面 ； 在所述第一表面处的第一电极 ； 以及 在所述第二表面处的第二电极， 所述单个半导体裸片具有在所述第一表面和所述第二表面之间测量的限定的厚度， 沿 着所述绝缘面中的一个绝缘面测量的限定的宽度， 以及沿着。

4、所述绝缘面中的另一个绝缘面 测量的限定的长度 ； 以及 导电和导热基底， 所述导电和导热基底附着至在所述单个半导体裸片的所述第二表面 处的所述第二电极， 所述基底具有与所述单个半导体裸片相同的长度和宽度。 2. 根据权利要求 1 所述的半导体封装， 其中所述单个半导体裸片的所述限定的厚度是 50 微米或者更少。 3. 根据权利要求 2 所述的半导体封装， 其中在所述半导体主体中形成晶体管， 所述单 个半导体裸片进一步包括在所述半导体主体的所述第一表面处的第三电极， 并且所述单个 半导体裸片的所述限定的厚度是 20 微米或者更少。 4. 根据权利要求 2 所述的半导体封装， 其中在所述半导体主体。

5、中形成二极管， 并且所 述单个半导体裸片的所述限定的厚度是 10 微米或者更少。 5. 根据权利要求 1 所述的半导体封装， 其中所述基底具有通过连接层被键合或者被烧 结到在所述单个半导体裸片的所述第二表面处的所述第二电极的第一面， 以及没有被所述 单个半导体裸片覆盖的五个附加的面。 6. 根据权利要求 1 所述的半导体封装， 其中所述基底的没有附着至所述单个半导体裸 片的每个面由保护层所覆盖。 7. 根据权利要求 6 所述的半导体封装， 其中所述基底包括铜， 并且所述保护层被电镀 在所述基底的没有附着至所述单个半导体裸片的每个面上。 8. 根据权利要求 1 所述的半导体封装， 其中所述基底的。

6、背对所述单个半导体裸片的面 具有有微观结构的粗糙的表面， 以使得所述基底的这个面与所述基底的其他面相比具有更 大的表面面积。 9. 一种制造半导体封装的方法， 所述方法包括 ： 在与半导体晶片的第一面相对的所述晶片的第二面处减薄所述晶片， 所述晶片具有在 所述第一面处彼此隔开的多个半导体裸片 ； 在所述第二面处将导电和导热的基底衬底附着到已减薄的所述晶片 ； 在所述基底衬底被附着至已减薄的所述晶片的所述第二面之后， 将所述半导体裸片彼 此分离成单独的半导体裸片 ； 用绝缘材料填充在所述单独的半导体裸片中的相邻的单独的半导体裸片之间的间隙 ； 以及 沿着与所述间隙对准的线分离所述基底衬底以形成独。

7、立的半导体封装， 每个半导体封 装包含所述单独的半导体裸片中的一个单独的半导体裸片和所述基底衬底的附着于该裸 片的单独部分， 在所述独立的半导体封装中， 每个裸片的侧壁保持由所述绝缘体材料覆盖。 权 利 要 求 书 CN 104103608 A 2 2/3 页 3 10. 根据权利要求 9 所述的方法， 其中所述单个半导体裸片每个均包含晶体管， 并且所 述晶片在所述第二面处被减薄到 50 微米或者更少的厚度。 11. 根据权利要求 9 所述的方法， 其中所述单个半导体裸片每个均包含二极管， 并且所 述晶片在所述第二面处被减薄到 50 微米或者更少的厚度。 12. 根据权利要求 9 所述的方法，。

8、 进一步包括在所述基底衬底被附着至已减薄的所述 晶片之前， 在已减薄的所述晶片的所述第二面上形成导电层， 以使得所述导电层插入在所 述基底衬底和已减薄的所述晶片的所述第二面之间。 13. 根据权利要求 9 所述的方法， 进一步包括在所述晶片被减薄之前， 在所述第一面处 将支撑衬底附着到所述晶片， 所述支撑衬底在所述第二面处减薄期间支撑所述晶片。 14. 根据权利要求 13 所述的方法， 其中所述支撑衬底包括玻璃材料， 并且其中在所述 第二面处将所述基底衬底附着到已减薄的所述晶片包括 ： 在压力下并且在低于所述玻璃材料的熔解温度的第一温度处， 在所述基底衬底和已减 薄的所述晶片之间形成部分烧结的。

9、连接 ； 在所述基底衬底和已减薄的所述晶片之间形成所述部分烧结的连接之后， 从已减薄的 所述晶片移除所述支撑衬底 ； 以及 在所述支撑衬底从已减薄的所述晶片被移除之后， 在压力下并且在大于所述玻璃材料 的所述熔解温度的第二温度处， 加强所述基底衬底和已减薄的所述晶片之间的所述烧结的 连接。 15. 根据权利要求 9 所述的方法， 其中所述基底衬底沿着与所述间隙对准的线的分离 在所述基底衬底的背对所述单独的半导体裸片面处开始。 16. 根据权利要求 9 所述的方法， 进一步包括使所述基底衬底的背对已减薄的所述晶 片的面粗糙化， 以使得所述基底的这个面与所述基底的其他面相比具有更大的表面面积。 1。

10、7. 根据权利要求 9 所述的方法， 进一步包括 ： 在所述单独的半导体裸片的背对所述基底衬底的所述单独部分的面处将所述独立的 半导体封装安装到支撑层， ； 以及 当所述独立的半导体封装被安装到所述支撑层时， 通过保护层覆盖所述基底衬底的所 述单独部分的每个自由面。 18. 根据权利要求 17 所述的方法， 其中所述基底衬底的所述单独部分包括铜， 并且所 述保护层被电镀在所述基底衬底的所述单独部分的每个自由面上。 19. 一种半导体组件， 包括 ： 衬底， 具有在所述衬底的安装表面处的多个导电区域 ； 以及 在所述衬底的所述安装表面上的半导体封装， 所述半导体封装包括 ： 单个半导体裸片， 所。

11、述单个半导体裸片包括 ： 半导体主体， 具有相对的第一表面和第二表面， 以及在所述第一表面和所述第二表面 之间的绝缘面 ； 在电连接到所述衬底的导电区域的所述第一表面处的第一电极 ； 以及 在所述第二表面处的第二电极， 所述单个半导体裸片具有在所述第一表面和所述第二表面之间测量的限定的厚度， 沿 着所述绝缘面中的一个绝缘面测量的限定的宽度， 以及沿着所述绝缘面中的另一个绝缘面 权 利 要 求 书 CN 104103608 A 3 3/3 页 4 测量的限定的长度 ； 以及 导电和导热的基底， 所述导电和导热基底附着至在所述单个半导体裸片的所述第二表 面处的所述第二电极， 所述基底具有与所述单个。

12、半导体裸片相同的长度和宽度并且电连接 到所述衬底的与所述第一电极连接到的导电区域不同的导电区域。 20. 根据权利要求 19 所述的半导体组件， 其中在所述半导体主体中形成晶体管， 所述 单个半导体裸片进一步包括所述半导体主体的所述第一表面上的处第三电极， 所述第三电 极电连接到所述衬底的与所述第一电极和所述基底连接到的导电区域不同的导电区域， 并 且所述单个半导体裸片的所述限定的厚度是 20 微米或者更少。 21. 根据权利要求 19 所述的半导体组件， 其中在所述半导体主体中形成二极管， 并且 所述单个半导体裸片的所述限定的厚度是 10 微米或者更少。 22. 根据权利要求 19 所述的半。

13、导体组件， 其中所述半导体主体的所述第一表面面对所 述衬底， 所述第一电极通过在所述导电区域和所述第一电极之间的连接层， 被键合或者被 烧结到所述衬底的在所述第一电极之下的导电区域， 并且所述基底被连接到所述衬底的未 被所述单个半导体裸片覆盖的导电区域。 23. 根据权利要求 22 所述的半导体组件， 其中通过从所述导电区域延伸到沿着没有面 对所述衬底的所述基底的面的焊点， 将所述基底被连接到所述衬底的没有被所述单个半导 体裸片覆盖的导电区域， 并且其中所述半导体主体的所述绝缘面将所述半导体主体以及所 述第一电极与所述焊点电绝缘。 24. 根据权利要求 22 所述的半导体组件， 其中通过从所述。

14、导电区域延伸到沿着背对所 述衬底的所述基底的所述面的金属连接器， 所述基底被连接到所述衬底的没有被所述单个 半导体裸片覆盖的导电区域， 并且其中所述半导体主体的所述绝缘面将所述半导体主体以 及所述第一电极与所述金属连接器电绝缘。 权 利 要 求 书 CN 104103608 A 4 1/7 页 5 高功率单裸片半导体封装 技术领域 0001 本申请涉及半导体封装， 并且更具体地涉及单裸片半导体封装。 背景技术 0002 诸如 IGBT（绝缘栅双极晶体管） 、 功率 MOSFET（金属氧化层半导体场效晶体管） 、 功 率二极管等的高功率器件通常通过从晶片中锯开 （切割） 单独的裸片并且将该单独的。

15、裸片 放置到封装中来组装。 通过打线接合、 金属带、 金属芯片等对每个已封装的裸片进行电气连 接。 对于具有在裸片的相对侧的电极之间的垂直电流路径的许多功率器件被制造的尽可能 薄是有利地， 以减少器件的导通状态电阻 （Rdson） 。但是， 传统的高功率半导体封装不是被 设计用于非常薄的裸片， 如裸片 50m 厚。小于 50m 厚的裸片由于所涉及的力量在锯割 （切割） 和裸片附着过程期间非常容易破裂。其本身， 传统的半导体裸片通常具有比 50m 厚很多的垂直电流路径。这样厚度的裸片由于厚的半导体限制具有较高的 Rdson 和低效率 的热传递。此外， 大多数传统的封装仅提供针对高功率器件降低连续。

16、热耗散的单面或双面 冷却。 发明内容 0003 根据半导体封装的实施例， 封装包括单个半导体裸片以及导电和导热的基底。单 个半导体裸片包括具有相对的第一和第二表面以及在第一和第二表面之间的绝缘面的半 导体主体。 单个半导体裸片进一步包含在第一表面上的第一电极和在第二表面上的第二电 极。单个半导体裸片具有在第一和第二表面之间测量的限定的厚度， 沿着绝缘面中的一个 绝缘面测量的限定的宽度， 以及沿着绝缘面中的另一个绝缘面测量的限定的长度。基底被 附着于单个半导体裸片的第二表面上的第二电极。 基底具有与单个半导体裸片相同的长度 和宽度。 0004 根据制造半导体封装的方法的实施例， 方法包括 ： 在。

17、与晶片的第一面相对的晶片 的第二面处减薄半导体晶片， 晶片具有多个在第一面上彼此隔开的半导体裸片 ； 在第二面 处将导电和导热的基底衬底附着至已减薄的晶片 ； 在基础衬底被附着于已减薄的晶片的第 二面之后， 将半导体裸片彼此分离成单独的半导体裸片 ； 用绝缘材料填充在相邻的单独的 半导体裸片之间的间隙 ； 以及沿着对准间隙的线分离基底衬底以形成独立的半导体封装， 每个半导体封装包含单独的半导体裸片中的一个半导体裸片和基底衬底的附着于那个裸 片的单独部分， 在独立的半导体封装中每个裸片的侧壁保持通过绝缘体材料覆盖。 0005 根据半导体组装的实施例， 组装包括衬底和半导体封装。衬底在衬底的安装表。

18、面 上具有多个导电区域。 半导体封装是在衬底的安装表面上并且包括单个半导体裸片以及导 电和导热基底。 单个半导体裸片包括具有相对的第一和第二表面的半导体主体以及在第一 和第二表面之间的绝缘面， 在第一表面上的第一电极电连接到衬底的导电区域和在第二表 面上的第二电极。单个半导体裸片具有在第一和第二表面之间测量的限定的厚度， 沿着绝 缘面中的一个绝缘面测量的限定的宽度， 以及沿着绝缘面中的另一个绝缘面测量的限定的 说 明 书 CN 104103608 A 5 2/7 页 6 长度。基底被附着于在单个半导体裸片的第二表面上的第二电极。基底具有与单个半导体 裸片相同的长度和宽度， 并且其电连接到衬底的。

19、不同于连接到第一电极的导电区域的不同 的导电区域。 0006 本领域技术人员在阅读下面的详细描述和查看附图之后将认识到附加的特征和 优点。 附图说明 0007 图中的部件不一定按比例， 而是将重点放在图示本发明的原理上。但是， 在图中， 相同的附图标记表示对应的部分。在图中 ： 0008 图 1A 至 1C 图示根据实施例的单个裸片半导体封装的不同视图 ； 0009 图2A至2L图示在从半导体晶片中制造单个裸片半导体封装的方法的不同阶段期 间的半导体晶片剖面图 ； 0010 图3A至3B图示根据实施例的具有单个裸片半导体封装的半导体组件的不同透视 图 ； 0011 图4A至4B图示根据另一个实。

20、施例的具有单个裸片半导体封装的半导体组件的不 同透视图 ； 以及 0012 图 5 图示根据再一个实施例的具有单个裸片半导体封装的半导体组件的剖面图。 0013 具体实施方法 0014 本文描述的实施例提供可以支撑超薄半导体裸片的单个裸片半导体封装， 因此减 少具有垂直电流路径的器件的导通状态电阻， 并且增加封装的热传递能力。单个裸片半导 体封装进一步允许器件多达六面的冷却， 因此增加连续热耗散。 0015 图 1A 图示单个裸片半导体封装 100 的实施例的透视图， 图 1B 图示单个裸片半导 体封装 100 的自顶而下的平面图， 以及图 1C 图示在图 1B 中沿着线标 A-A 的封装 1。

21、00 的剖 面图。半导体封装 100 包含单个半导体裸片 102 以及导电和导热的基底 104。单个半导体 裸片 102 包含具有相对的第一 （如顶） 和第二 （如底） 表面 107、 109 的半导体主体 106， 以及 在第一和第二表面 107、 109 之间的绝缘面 108。裸片 102 还包含在第一表面 107 上的第一 电极 110 和在第二表面 109 上的第二电极 112。附加的电极 111 可以在裸片 102 的第一表 面 107 上被提供， 这取决于器件的类型 （如在晶体管的情况中） 。 0016 单个半导体裸片 102 具有在第一和第二表面 107、 109 之间测量的限定。

22、的厚度 （T裸 片） ， 沿着绝缘面 108 中的一个绝缘面测量的限定的宽度 （W裸片） ， 以及沿着绝缘面 108 中的另 一个绝缘测量的限定的长度 （L裸片） ， 其中 Ldie Wdie。基底 104 是由导电和导热材料诸 如铜、 铜合金 （如 Cu-Fe、 Cu-Sn、 Cu-Zr、 Cu-Ni-Si、 Cu-Cr-Sn-Zn 等） 、 铝、 铝合金 （如 Al-Ag、 Al-Au、 Al-Co、 Al-Fe 等） 、 铝镀铜等制成的。 0017 一般而言， 基底 104 被附着于在单个半导体裸片 102 的第二表面 109 处的第二电 极 112。在一个实施例中， 基底 104 具有。

23、通过结合层 116 被接合或者被烧结到裸片 102 的第 二电极 112 的第一面 114， 以使得基底 104 具有五个没被裸片 102 覆盖的附加的面。根据本 实施例， 封装 100 的多达六个面可以被冷却， 即， 沿着基底 104 的五个未被覆盖的面和沿着 单个半导体裸片 102 的第一表面 107。基底 104 的未附着于单个半导体裸片 102 的每个面 可以被保护层 118 覆盖。在含铜基底 104 的情况中， 保护层 118 可以被镀在基底 104 的每 说 明 书 CN 104103608 A 6 3/7 页 7 个未被覆盖的面上。保护层 118 防止含铜基底 104 的氧化， 。

24、并提供可焊接材料给基底 104。 0018 基底104具有与单个半导体裸片102相同的长度 （L基底） 和宽度 （W基底） 。 基底104的 厚度 （T基底） 大于裸片 102 的厚度 （T裸片） 。例如， T基底可以在微米范围内， 如 300m， 400m， 甚至更厚。在一个实施例中， 裸片 102 的半导体主体 106 包括硅并且 T裸片 50m。其他裸 片和基底厚度可以被实现， 并且取决于裸片102的类型和设计裸片102针对的应用。 例如功 率晶体管 （如IGBT或者功率MOSFET） 形成在半导体主体106中的情况中， T裸片可以20m。 在功率二极管形成在半导体主体 106 中的情况。

25、中， T裸片可以 10m。在每种情况中， 裸片 102 的导通状态电阻 （Rdson） 通过使用超薄半导体主体 106（如 50m） 而被减少， 。 0019 可以通过附着基底衬底到生产裸片的晶片而不引起对裸片的损害在半导体封装 中来实现这种薄半导体主体。 作为裸片分离过程的一部分将基底衬底划分， 在诸如接合线、 带、 芯片等被连接到相应的裸片的电极的任何互连之前， 产生以附着于每个超薄裸片的分 离的导电和导热基底的形式的稳定的支撑结构。这种半导体封装提供了减少的 Rdson 和增 加热传递能力， 同时减少或消除超薄裸片在从共同的晶片上分离的期间或者之后会破裂的 可能性。 0020 在图 1A。

26、 至 1C 中图示的制造单裸片半导体封装 100 的方法接下来参考图 2A 至 2L 被描述。图 2A 至 2L 图示在制造过程的不同阶段期间的剖面图。 0021 图 2A 示出具有相对的第一和第二面 201、 203 的半导体晶片 200。任何合适的半 导体晶片 200 可以被使用， 诸如单元素半导体 （如 Si、 Ge 等） 、 绝缘体上硅半导体、 二元半导 体 （如 SiC、 GaN、 GaAs 等） 、 三元半导体等具有或者没有外延层。多个半导体裸片 202 在晶片 200 的第一面 201 上如通过隔离区域 204 彼此隔开， 隔离区域 204 可以是诸如 SiO2 的绝缘 材料， 。

27、晶片 200 的注入区域等。任何期望的器件类型可以在裸片 202 的半导体主体 206 上 被形成， 诸如晶体管， 二极管等。晶片 200 的区域形成每个裸片 202 的半导体主体 206。晶 片 200 在减薄之前具有限定的厚度 （T晶片 1） ， 包含任何外延层和可能出现的前面金属化。晶 片 200 的减薄前的厚度 T晶片 1是在微米范围中， 如 500m 或者更大。 0022 图 2B 示出在晶片 200 被减薄之前， 在支撑衬底 208 被附着于晶片 200 的第一面 201 上之后的半导体晶片 200。支撑衬底 208 在晶片 200 的第二面 203 的后续减薄期间给 晶片 200。

28、 提供支撑。在一个实施例中， 支撑衬底 208 包括被粘合在晶片 200 的第一面 201 的玻璃材料。其他类型的支撑衬底 208 可以被使用。 0023 图 2C 示出在晶片 200 的第二面 203 处半导体晶片 200 被减薄之后的结构。任何 用于减薄半导体晶片的标准过程可以被使用以减薄晶片 200， 诸如机械磨削、 化学机械研磨 （CMP） 、 湿法腐蚀和大气下游等离子体 （ADP） 、 干化学腐蚀 （DCE） 等。在一个实施例中， 晶片 200 具有 50m 或者更小的减薄后厚度 （T晶片 2） 。在晶体管被制造于裸片 202 的半导体主体 206 中的情况中， T晶片 2可以是 2。

29、0m 或者更小。在二极管被制造于裸片 200 的半导体主体 206 中的情况中， T晶片 2可以是 10m 或者更小。在每种情况中， 已减薄的晶片 200 的厚度 （T晶片2） 在分离成独立的封装之后对应于单独的裸片202的最终的厚度 （T裸片） ， 例如图1C所 示。支撑衬底 208 在减薄的过程期间给晶片 200 提供足够的支撑， 以产生很小的或者没有 损害的超薄裸片 202。 0024 图 2D 示出导电层 210 在已减薄的晶片 200 的第二面 203 上被形成后的结构。在 一个实施例中， 导电层210是共晶键合层， 诸如Si/Ti/NiV/Cu/Sn或者Al/Ti/NiV/AuSn。

30、。 在 说 明 书 CN 104103608 A 7 4/7 页 8 另一实施例中， 导电层 210 是烧结型浆料， 诸如银浆料。在又一实施例中， 导电层 210 是导 电胶膜， 诸如银层裸片附着膜。 0025 图 2E 示出在晶片 200 的第二面 203 上， 导电和导热的基底衬底 212 到已减薄的 晶片 200 的附着期间的结构， 该附着如图 2E 中向上的箭头所示。基底衬底 212 可以由诸 如铜、 铜合金 （如 Cu-Fe、 Cu-Sn、 Cu-Zr、 Cu-Ni-Si、 Cu-Cr-Sn-Zn 等） 、 铝、 铝合金 （如 Al-Ag、 Al-Au、 Al-Co、 Al-Fe 等。

31、） 、 铝镀铜等任何合适的导电和导热的材料制成。基底衬底 212 的 厚度 （Tbase_sub） 显著地大于已减薄的晶片 200 的厚度 （T晶片 2） 。例如， Tbase_sub 可以是 300m、 400m甚至更大。 在每个情况中， 根据图2E中所示的图示实施例， 导电层210在基 底衬底 212 和已减薄的晶片 200 的第二面 203 之间被插入， 并且附着基底衬底 212 到已减 薄的晶片 200。 0026 在非粘贴烧结材料作为导电层 210 的情况中， 烧结的连接可以在单个烧结过程或 者两个烧结过程中， 在基底衬底 212 和已减薄的晶片 200 之间被形成。例如， 如果支撑。

32、衬底 208 包括具有相对低的熔解温度的玻璃材料， 如大约 200， 部分烧结的连接可以在压力下 和在低于玻璃材料的熔解温度的第一温度上， 在基底衬底 212 和已减薄的晶片 200 之间被 形成。当支撑衬底 208 从已减薄的晶片 200 被移除时， 部分烧结的连接足够强以至少临时 保持基底衬底 212 在恰当的位置靠着已减薄的晶片 200。在基底衬底 212 和已减薄的晶片 200之间的烧结的连接在支撑衬底208从已减薄的晶片200移除之后， 在压力下和大于玻璃 材料的熔解温度的第二温度上 （如在CuSn烧结材料的情况中， 大约250到350） 被加强。 备选地， 在共晶键合材料作为导电层。

33、 210 的情况中， 基底衬底 212 在晶片 200 的第二面 203 处被共晶接合到已减薄的晶片 200。在导电胶膜的情况中， 有或者没有压力， 在大约 150 到 250， 基底衬底 212 在晶片 200 的第二面 203 处被接合到已减薄的晶片 200。 0027 图2F示出在基底衬底212在晶片200的第二面203处被附着于已减薄的晶片200， 并且支撑衬底208被移除之后的结构。 在一些实施例中， 背对已减薄的晶片的基底衬底212 的面 213 可以被粗糙化， 以使得基底 212 的这个面 213 与基底 212 的其他面相比， 具有更大 的表面面积。例如， 微观结构的区域可以在。

34、基底衬底 212 的这个面 213 上被形成。 0028 图 2G 示出半导体裸片 202 彼此分离成单独的半导体裸片 202 之后的结构。基 底衬底 212 在裸片分离过程期间和后续处理期间提供足够的支撑， 最小化产生的超薄裸片 202 的破裂。任何合适的切割 （锯割） 技术可以被使用以分离裸片 202， 诸如化学腐蚀， 机 械锯割 （切割） ， 激光切割等。切割 （锯割） 过程可以在将基底衬底 212 附着到已减薄的晶片 200 的第二面 203 的导电层 210 上停止， 以使得基底衬底 212 在裸片分离之后保持完全完 整。间隙 214 在相邻的分离的裸片 202 之间存在。 0029。

35、 图 2H 示出在相邻的单独半导体裸片 202 之间的间隙 214 被填充绝缘材料 216 之 后的结构。绝缘材料 216 可以是层压板， 混合物， 钝化， 或任何其他用于保护已分离的裸片 202 的暴露侧壁的合适的材料。例如， 有机硅酸盐玻璃 （SiCOH） 或者氮化硅可以被使用。针 对某些具有边缘灵敏度的半导体裸片的类型， 绝缘材料 216 可以被选择以保护裸片边缘。 一般而言， 绝缘材料 216 隔离已分离的裸片 202 的侧壁。绝缘材料 216 还可以被选择以提 供钝化和 / 或腐蚀保护。 0030 图 2I 示出诸如载体或者胶带的第一支撑层 218 被附着于结构的背面的结构， 即， 。

36、具有基底衬底 212 的结构的面。第一支撑层 218 在基底衬底 212 分离的期间保持已分离的 说 明 书 CN 104103608 A 8 5/7 页 9 裸片 202 在恰当的位置。 0031 图 2J 示出在沿着与在已分离的裸片 202 之间的间隙 214 对准的线分离基底衬 底 212 以形成由第一支撑层 218 保持在一起的独立的半导体封装 220 之后的结构。每个半 导体封装 220 包含已分离的半导体裸片 202 中的一个半导体裸片和附着于已分离的裸片 202 的基底衬底 212 的单独的部分 212 。在独立的半导体封装 220 中， 每个已分离的裸片 202 的侧壁通过绝缘。

37、材料 216 保持被覆盖， 例如如图 1A 至 1C 所示。 0032 根据图 2J 所示的实施例， 基底衬底 212 的分离可以开始于已分离的裸片 202 出 现的结构的前面。在这个情况中， 已分离的裸片 202 之间的间隙 214 是容易看见的。备选 地， 基底衬底212的分离开始于背对已分离的裸片202 的基底衬底212的面213。 基底衬底 212 的分离可以开始于这个面 213， 例如如果在分离的裸片 202 之间的间隔 214 是已知的 或者易观察的， 通过沿着图形锯割或者形成图案。在一个实施例中， 如果已减薄的晶片 200 具有小于 50m 的厚度， 红外光可以被使用以检测已分离。

38、的裸片 202 的图形。在另一个实 施例中， 面对裸片面和结构的基底衬底面的相机可以协调使用以检测已分离的裸片 202 的 图形。一般而言， 诸如机械锯割、 化学腐蚀 （与光刻法） 、 EDM（放电加工） 等的任何合适的技 术可以被用于分离基底衬底 212 以形成独立的半导体封装 220。 0033 图2K示出第一支撑层218从结构的背面被移除、 并且诸如载体或者胶带的第二支 撑层 222 被附着于结构的前面， 即具有已分离的裸片 202 的结构的面的结构。第二支撑层 222 保持独立的封装 220 在恰当的位置， 而保护层 224 被应用于单独的基底部分 212 的自 由面。在含铜基底部分 。

39、212 的情况中， 保护层 224 可以被镀在基底部分 212 的每个自由 面。例如， 基于锡、 金或者银的电镀可以被使用。这样的电镀保护铜不受氧化， 并且提供可 焊接材料给基底部分 212 。单独的基底部分 212 的背面 213 可以在通过使用诸如激光划 线或者条形码的任何合适的标记技术电镀之后被标记。 0034 图2L示出第二支撑层218从结构的前面被移除， 并且诸如载体或者胶带的第三支 撑层 226 被附着于结构的背面之后的结构。重新安装支撑层 226 到结构的背面允许用于最 终的封装测试。第三支撑层 226 可以是导电材料， 以确保良好的电接触到独立的封装 220 的由相应的单独基底。

40、部分 212 所形成的背面电极。第三支撑层 226 可以在测试之后被移 除， 产生独立的半导体封装 220， 如在图 1A 至 1C 中所示的种类。独立的半导体封装 220 做 好准备在更高级别的组装中使用。 0035 图 3A 和 3B 示出包含本文中之前描述的种类的半导体封装 300 的半导体组件的一 个实施例。图 3A 示出在组装过程期间中的半导体封装 300， 其由图 3A 中的弯曲箭头所指 示， 以及图 3B 示出封装安装之后的组件。 0036 半导体组件包含具有多个导电区域304、 306、 308的衬底302， 诸如衬底302的安装 表面 303 上的结合焊盘。衬底 302 可以。

41、包含诸如陶瓷的绝缘材料， 具有顶面和 / 或底面的 金属化图形以形成导电区域 304、 306、 308。在其他实施例中， 衬底 302 是引线框， 并且导电 区域 304、 306、 308 是引线框的一部分， 如所谓的裸片焊盘或者引线柱。其他类型的衬底仍 然可以在已知的半导体封装领域中被使用。 0037 半导体封装 300 包含单个半导体裸片， 单个半导体裸片包括具有相对的第一和第 二表面以及在第一和第二表面之间的绝缘面的半导体主体 310。裸片 310 还具有在第一表 面电连接到衬底 302 的导电区域 306 上的第一电极 312， 和在第二表面上的第二电极 （视图 说 明 书 CN 。

42、104103608 A 9 6/7 页 10 外） 。裸片 310 具有在第一和第二表面之间测量的限定的厚度 （T裸片） ， 沿着绝缘面中的一个 绝缘面测量的限定的宽度 （W裸片） ， 以及沿着绝缘面中的另一个绝缘面测量的限定的长度 （L 裸片） 。导电和导热基底 314 被附着于在单个半导体裸片 310 的第二表面上的第二电极。基 底 314 具有与单个半导体裸片 310 相同的长度 （L基底） 和宽度 （W基底） ， 并且比裸片 310 更厚 （T基底） 。基底 314 是电连接到不同于第一电极 312 的衬底 302 的导电区域 304， 308。 0038 根据在图 3A 和 3B 中。

43、示出的半导体组件实施例， 半导体裸片 310 是二极管裸片并 且， 因此具有在裸片 310 的第一表面处的一个电极 312 和在裸片 310 的第二表面处的一个 电极 （视图外） 。例如， 二极管的发射极电极 312 可以被布置在面对组件衬底 302 的裸片 310 的第一表面处， 并且二极管的基极 / 集电极电极 （视图外） 可以被布置在背对衬底 302 的裸 片 310 的第二表面处。发射极电极 312 可以通过在导电区域 306 和发射极电极 312 之间的 结合层 316 被接合或者被烧结到衬底的发射极电极 312 之下的导电区域 306。基底 314 通 过单个半导体裸片 310 被。

44、连接到无覆盖的衬底 302 的导电区域 304、 308， 以形成电连接到 二极管的基极 / 集电极电极。在一个实施例中， 通过从这些导电区域 304、 308 的每个延伸 到沿着没有面对衬底 302 的基底 314 的对应的面， 即， 基底 314 的侧面的相应的焊点 318、 320， 基底 314 被连接到裸片 310 的相对的面的相邻导电区域 304、 308。连接到基底 314 的 衬底 302 的导电区域 304、 308 是在相同的电势上。裸片 310 的绝缘面将半导体主体以及裸 片 310 的发射极电极 312 与焊点 318、 320 电绝缘。 0039 图 4A 和 4B 。

45、示出包含本文中之前描述的种类的半导体封装 400 的半导体组件的另 一个实施例。图 4A 示出在组装过程期间的半导体封装 400， 其由图 4A 中的弯曲箭头所指 示， 并且图 4B 示出封装安装之后的组件。 0040 图 4A 和 4B 中的半导体组件类似于图 3A 和 3B 中所示的一个， 但是， 在封装 400 中 包含的单个半导体裸片402是晶体管裸片而不是二极管裸片。 例如， 裸片402可以是IGBT、 MOSFET或者JFET裸片。 晶体管具有三个端子。 为完成电连接到相应的端子， 两个电极404， 406 在裸片 402 的第一 （顶） 表面处被提供， 并且一个电极 （视图外） 。

46、在裸片 402 的第二 （底） 表面处被提供。例如， 晶体管的源极 / 发射极和栅极 / 基极电极 404、 406 可以被布置在面 对组件衬底 408 的裸片 402 的第一表面处， 并且晶体管的漏极 / 集电极电极可以被布置在 背对衬底 408 的裸片 402 的第二表面处。 0041 裸片 402 的栅极 / 基极电极 406 可以通过在第一导电区域 410 和栅极 / 基极电极 406 之间的第一连接层 412 被接合或者被烧结到在栅极 / 基极电极 406 之下的衬底 408 的 第一导电区域 410。裸片 402 的源极 / 发射极电极 404 可以通过在第二导电区域 414 和源。

47、 极 / 发射极电极 404 之间的第二 （不同的） 连接层 416 被接合或者被烧结到在源极 / 发射极 电极 404 之下的衬底 408 的第二 （不同的） 导电区域 414。半导体封装 400 的基底 418 被连 接到没有被单个半导体裸片 402 所覆盖的衬底 408 的导电区域 420、 422 以形成到晶体管的 漏极 / 集电极电极的电连接。在一个实施例中， 通过从这些导电区域 420、 422 的每个延伸 到沿着基底418的对应的侧面的相应的焊点424、 426， 基底418被连接到裸片402的相对的 面的相邻导电区域 420、 422。连接到基底 418 的衬底 408 的导电。

48、区域 402、 422 是在相同的 电势上。裸片 402 的绝缘面使半导体主体和裸片 402 的栅极 / 基极电极与焊点 424、 426 电 绝缘。 0042 图5示出包含本文中之前所描述的种类的半导体封装500的半导体组件的另一个 说 明 书 CN 104103608 A 10 7/7 页 11 实施例的剖面图。根据这个实施例， 半导体裸片 502 是晶体管裸片， 该晶体管裸片具有在面 对如本文中之前描述的种类的衬底 508 的裸片 502 的第一 （底） 表面处被提供的两个电极 504、 506， 和在裸片 502 背对衬底 508 的第二 （顶） 表面上被提供的一个电极 510。例如，。

49、 晶 体管的源极 / 发射极和栅极 / 基极电极 504、 506 可以被布置在裸片 502 面对衬底 508 的的 第一表面处， 并且晶体管的漏极 / 集电极电极 510 可以被布置在裸片 502 的背对衬底 508 的第二表面处。 0043 裸片 502 的栅极 / 基极电极 506 可以通过在第一导电区域 512 和栅极 / 基极电极 506 之间的第一连接层被接合或者被烧结到在栅极 / 基极电极 506 之下的衬底 508 的第一 导电区域 512。裸片 502 的源极 / 发射极电极 504 可以通过在第二导电区域 514 和源极 / 发射极电极 504 之间的第二 （不同） 连接层被接合或者被烧结到在源极 / 发射极 504 之下的 衬底 508 的第二 （不同） 导电区域 514。通过从导电区域 518 延伸到沿着背对衬底 508 的基 底 516 的面的诸如芯片、 带或者接合线的金属连接器 520， 将封装 500 的基底 516 连接到未 被单个半导体裸片 502 所覆盖的衬底 508 的导。