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1、(10)申请公布号 CN 104038185 A (43)申请公布日 2014.09.10 CN 104038185 A (21)申请号 201410220541.5 (22)申请日 2014.05.23 H03K 5/1534(2006.01) (71)申请人 大连理工大学 地址 116000 辽宁省大连市高新园区凌工路 2 号 (72)发明人 张建伟 张修哲 吴国强 陈晓明 苗延楠 郑善兴 丁秋红 潘阿成 滕飞 李佳琪 郑钰芷 (74)专利代理机构 大连非凡专利事务所 21220 代理人 闪红霞 (54) 发明名称 上升沿检测电路 (57) 摘要 本发明公开一种上升沿检测电路， 由双稳态 。
2、存储单元、 非对称延迟单元、 反相器和多个 NMOS 晶体管组成， 只要非对称延迟电路满足上升沿延 迟与下降沿延迟之和大于输入信号的脉冲周期且 下降沿延迟很小时， 就能够产生最大脉宽接近输 入信号脉冲周期的输出信号， 可满足后续设备的 使用要求。 本发明不但结构简单， 还具有自启动功 能， 当输入信号的初始低电平长度大于非对称延 迟电路的上升沿延迟， 就能够实现自启动。 (51)Int.Cl. 权利要求书 1 页 说明书 3 页 附图 2 页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书1页 说明书3页 附图2页 (10)申请公布号 CN 104038185 A CN。
3、 104038185 A 1/1 页 2 1. 一种上升沿检测电路， 设有输入端 S 及输出端 P， 其特征在于 ： 所述输入端 S 与 NMOS 晶体管 M1 的栅极相接， NMOS 晶体管 M1 的源极与 NMOS 晶体管 M2 的漏极相接， NMOS 晶体管 M2 的源极接地， NMOS 晶体管 M1 的漏极一路与双稳态存储单元 MEM1 相接， 另一路通过反向 器 INV1 与输出端 P 相接 ； 双稳态存储单元 MEM1 的另一端一路与 NMOS 晶体管 M3 的漏极相 接， 另一路通过非对称延迟电路 H 与 NMOS 晶体管 M3 的栅极相接， NMOS 晶体管 M3 的源极接 地。
4、 ； 与输入端 S 还接有反向器 INV2， 反向器 INV2 的输出端与 NMOS 晶体管 M4 的栅极相接， NMOS 晶体管 M4 的漏极与双稳态存储单元 MEM2 相接， NMOS 晶体管 M4 的源极接地 ； 双稳态存 储单元 MEM2 的另一端一路与 NMOS 晶体管 M2 的栅极相接， 另一路与 NMOS 晶体管 M5 的漏极 相接， NMOS 晶体管 M5 的源极接地， NMOS 晶体管 M5 的栅极与非对称延迟电路 H 的输入端相 接。 2. 根据权利要求 1 所述的上升沿检测电路， 其特征在于 ： 所述非对称延迟电路 H 有输 入端 L1 和输出端 L2， 输入端 L1 与。
5、输出端 L2 之间接有多个相串联的延迟电路 D1Di， 输入 端 L1 还通过反向器 INV3 与多个 NMOS 晶体管 N1Ni 的栅极相接， 每个 NMOS 晶体管 Ni 的漏 极分别与相对应的延迟电路 Di 的输出端相接， 每个 NMOS 晶体管 Ni 的源极接地。 权 利 要 求 书 CN 104038185 A 2 1/3 页 3 上升沿检测电路 技术领域 0001 本发明涉及一种上升沿检电路， 尤其是一种输出信号脉冲宽度大于输入信号脉冲 宽度的上升沿检测电路。 背景技术 0002 上升沿 （或下降沿） 检测电路是一种常用的电路， 主要用于检测输入信号中是否有 上升沿脉冲到来， 如果。
6、有， 则输出一个脉冲信号。现有的上升沿检测电路由延迟单元、 反相 器及与门构成。 输入信号一路直接同与门相接， 另一路通过相串联的延迟单元、 反相器后同 与门相接。 假设反相器和与门的延迟均为零， 延迟单元的延迟即为输出脉冲信号的脉宽， 则 输出脉冲信号的脉宽一定小于输入脉冲信号的脉宽， 不能满足后续设备对于输出脉冲信号 脉宽大于输入脉冲信号脉宽的要求。 发明内容 0003 本发明是为了解决现有技术所存在的上述技术问题， 提供一种输出信号脉冲宽度 大于输入信号脉冲宽度的上升沿检测电路。 0004 本发明的技术解决方案是 ： 一种上升沿检测电路， 设有输入端 S 及输出端 P， 其特 征在于 ：。
7、 所述输入端 S 与 NMOS 晶体管 M1 的栅极相接， NMOS 晶体管 M1 的源极与 NMOS 晶体 管 M2 的漏极相接， NMOS 晶体管 M2 的源极接地， NMOS 晶体管 M1 的漏极一路与双稳态存储单 元 MEM1 相接， 另一路通过反向器 INV1 与输出端 P 相接 ； 双稳态存储单元 MEM1 的另一端一 路与 NMOS 晶体管 M3 的漏极相接， 另一路通过非对称延迟电路 H 与 NMOS 晶体管 M3 的栅极 相接， NMOS 晶体管 M3 的源极接地 ； 与输入端 S 还接有反向器 INV2， 反向器 INV2 的输出端与 NMOS 晶体管 M4 的栅极相接， 。
8、NMOS 晶体管 M4 的漏极与双稳态存储单元 MEM2 相接， NMOS 晶 体管 M4 的源极接地 ； 双稳态存储单元 MEM2 的另一端一路与 NMOS 晶体管 M2 的栅极相接， 另 一路与 NMOS 晶体管 M5 的漏极相接， NMOS 晶体管 M5 的源极接地， NMOS 晶体管 M5 的栅极与 非对称延迟电路 H 的输入端相接。 0005 所述非对称延迟电路 H 有输入端 L1 和输出端 L2， 输入端 L1 与输出端 L2 之间接 有多个相串联的延迟电路 D1Di， 输入端 L1 还通过反向器 INV3 与多个 NMOS 晶体管 N1Ni 的栅极相接， 每个 NMOS 晶体管 。
9、Ni 的漏极分别与相对应的延迟电路 Di 的输出端相接， 每个 NMOS 晶体管 Ni 的源极接地。 0006 本发明由双稳态存储单元、 非对称延迟单元、 反相器和多个 NMOS 晶体管组成， 只 要非对称延迟电路满足上升沿延迟与下降沿延迟之和大于输入信号的脉冲周期且下降沿 延迟很小时， 就能够产生最大脉宽接近输入信号脉冲周期的输出信号， 可满足后续设备的 使用要求。 本发明不但结构简单， 还具有自启动功能， 当输入信号的初始低电平长度大于非 对称延迟电路的上升沿延迟， 就能够实现自启动。 附图说明 说 明 书 CN 104038185 A 3 2/3 页 4 0007 图 1 是本发明实施例。
10、的具体电路图。 0008 图 2 是本发明实施例非对称延迟电路图。 0009 图 3 是本发明实施例的工作过程波形示意图。 具体实施方式 0010 下面将结合附图说明本发明的具体实施方式。本发明的基本结构如图 1 所示 ： 设 有输入端S及输出端P， 所述输入端S与NMOS晶体管M1的栅极相接， NMOS晶体管M1的源极 与 NMOS 晶体管 M2 的漏极相接， NMOS 晶体管 M2 的源极接地， NMOS 晶体管 M1 的漏极一路与 双稳态存储单元MEM1相接， 另一路通过反向器INV1与输出端P相接 ； 双稳态存储单元MEM1 的另一端 （L1 端） 一路与 NMOS 晶体管 M3 的漏。
11、极相接， 另一路通过非对称延迟电路 H（非对 称延迟电路 H 的输出端为 L2） 与 NMOS 晶体管 M3 的栅极相接， NMOS 晶体管 M3 的源极接地 ； 与输入端 S 还接有反向器 INV2， 反向器 INV2 的输出端与 NMOS 晶体管 M4 的栅极相接， NMOS 晶体管 M4 的漏极与双稳态存储单元 MEM2 相接， NMOS 晶体管 M4 的源极接地 ； 双稳态存储单 元 MEM2 的另一端 （L3 端） 一路与 NMOS 晶体管 M2 的栅极相接， 另一路与 NMOS 晶体管 M5 的 漏极相接， NMOS 晶体管 M5 的源极接地， NMOS 晶体管 M5 的栅极与非对。
12、称延迟电路 H 的输入 端相接。 0011 非对称延迟电路 H 如图 2 所示 ： 有输入端 L1 和输出端 L2， 输入端 L1 与输出端 L2 之间接有多个相串联的延迟电路 D1Di， 输入端 L1 还通过反向器 INV3 与多个 NMOS 晶体管 N1Ni的栅极相接， 每个NMOS晶体管Ni的漏极分别与相对应的延迟电路Di的输出端相接， 每个 NMOS 晶体管 Ni 的源极接地。 0012 具体工作过程如下 ： 非对称延迟电路 H 分上升沿延迟 W上和下降沿延迟 W下： 1上升沿延迟。当节点 L1=1， 此时所有的下拉管 （NMOS 晶体管 N1-Ni） 都关闭， 延迟由 D1、 D2D。
13、i 组成， 设一个延迟单元的延迟为 Tdly， 则上升沿延迟 W上为 iTdly。 0013 2下降沿延迟。当节点 L1=0， 所有的下拉管 （NMOS 晶体管 N1-Ni） 都打开， NMOS 晶体管 N1-Ni 管将节点 L2 下拉到 0， 此时的延迟为反相器 INV1 延迟和 N1-Ni 管下拉延迟 之和。可见， W下很小。 0014 工作波形如图 3 所示 ： 输入信号为 signal， 脉冲周期为 T。 0015 1. 当输入信号 S=0 时， NMOS 晶体管 M1 关闭， NMOS 晶体管 M4 打开 ； NMOS 晶体管 M4 的打开致使节点 L3=1（图 3 中 （1） ） 。
14、， 从而使 NMOS 晶体管 M2 打开， 即 NMOS 晶体管 M1 关闭、 NMOS 晶体管 M2 打开 ； 此时， L1 的状态既可能是 0， 也可能是 1。 0016 如果 L1 的状态如图 3 所示为 0， 则输出信号 pulse 的输出如图 3 所示为 0。 0017 如果 L1 的状态是 1， 开始输出信号 pulse 的输出为 1， 只要输入信号 signal 的初 始低电平长度大于非对称延迟电路的上升沿延迟 （W上） 和 NMOS 管 M1 的延迟， 输出信号 P 的 输出即为 0， 之后， 就可以正常检测输入信号 signal 了。 0018 2当输入信号 S 变为 1 时。
15、， NMOS 晶体管 M1 打开， 此时 NMOS 晶体管 M2 保持打开 状态， 因此输出信号 P=1（图 3 中 （2） ） ； 同时节点 L1=1（图 3 中 （3） ） ， 从而 NMOS 晶体管 M5 打开， 节点 L3=0（图 3 中 （4） ） ， NMOS 晶体管 M2 关闭。 说 明 书 CN 104038185 A 4 3/3 页 5 0019 当输入信号 S 又变为 0 时， NMOS 晶体管 M1 关闭， NMOS 晶体管 M4 打开 ； NMOS 晶体 管 M4 的打开致使节点 L3=1（图 3 中 （1） ） ， 从而使 NMOS 晶体管 M2 打开， 即 NMOS。
16、 晶体管 M1 关闭、 NMOS 晶体管 M2 打开 ； 因 NMOS 晶体管 M1 关闭， 双稳态存储单元 MEM1 仍可使输出信号 P=1， 节点 L1=1。 0020 3L1 的上升沿经过 W上时间后传递到 L2， 则节点 L2=1（图 3 中 （5） ） ； L2=1， NMOS 晶体管 M3 打开， L1 变为 0 （图 3 中 （6） ） ， 输出 P=0 （图 3 中 （7） ） ， 同时 NMOS 晶体管 M5 关闭。 0021 4L1 的下降沿经过非对称延迟电路 H， 即经过 W下的时间后， 节点 L2=0（图 3 中 （8） ） ， NMOS 晶体管 M3 关闭。 0022 当输入信号 S 的下一个上升沿到来时， 即输入信号 S 变为 1 时， 重复 2、 3、 4 步 骤。 0023 即输出信号 P 为脉宽 W0的脉冲信号， 由于 W上决定了产生信号 P 的脉宽 W0， 为了扩 大可调整的 W0的范围， W下应该尽量小。 说 明 书 CN 104038185 A 5 1/2 页 6 图 1 图 2 说 明 书 附 图 CN 104038185 A 6 2/2 页 7 图 3 说 明 书 附 图 CN 104038185 A 7 。