三维非易失性存储器件及其制造方法相关申请的交叉引用
本申请要求2011年5月24日提交的申请号为10-2011-0049021的韩国专利申请的
优先权，其全部内容通过引用合并于此。
技术领域
本发明的示例性实施例涉及一种半导体器件及其制造方法，更具体而言涉及一种具
有三维(3D)结构的非易失性存储器件(下文简称为“3D非易失性存储器件”)及其制
造方法。
背景技术
非易失性存储器件即使在供电停止的情况下也能保留数据。由于在硅衬底上将存储
器单元制造成单层形式的2维(2D)结构的存储器件在提高集成度方面已然达到极限，
提出了将存储器单元垂直层叠在硅衬底上的3D非易失性存储器件。
下面参照相关附图来说明已知的3D非易失性存储器件的结构和特征。
图1A和1B是说明3D非易失性存储器件的制造方法的截面图。要注意的是，出于
描述的目的，在图中仅示出了其中一个存储串的一部分。换言之，仅示出了沿着自衬底
突出的沟道层叠的一个选择晶体管和多个存储器单元。
如图1A所示，在衬底10之上交替地层叠多个层间绝缘层11和多个牺牲层(未示
出)然后经刻蚀形成沟槽。所述多个牺牲层被形成为保护将在后续工艺中形成的多个字
线和多个选择栅线的区域。通常，由于选择栅线具有比字线长的长度，因此用于保护选
择栅线区域的牺牲层比用于保护字线区域的牺牲层厚。
在沟槽中形成沟道12。将所述多个层间绝缘层11和所述多个牺牲层刻蚀为在相邻
沟道12之间形成缝隙。
通过去除经由缝隙的内壁暴露出的所述多个牺牲层来形成多个字线区域和多个选
择栅线区域。这里，选择栅线区域D1比字线区域D2厚。
在其中形成有所述多个字线区域和所述多个选择栅线区域的所得结构的整个表面
上形成导电层13。这里，所述多个字线区域被导电层13完全地填充，然而所述多个选
择栅线区域被导电层13部分地填充。
如图1B所示，刻蚀形成在缝隙内壁上的导电层13，以便将多个字线13A与多个选
择栅线彼此分离开。然而，在这个过程中，可以完全地去除形成在所述多个选择栅线区
域中的导电层13(附图标记“A”)。
通常，由于非易失性存储器件的选择晶体管具有比存储器单元高的阈值电压，因此
要通过控制沟道的杂质掺杂浓度来控制选择晶体管的阈值电压。然而，制造3D非易失
性存储器件的现有方法在控制选择晶体管的阈值电压方面存在难度，因为沟道被填充在
沟槽中。
发明内容
本发明的示例性实施例涉及一种3D非易失性存储器件及其制造方法，所述3D非
易失性存储器件可以防止选择栅线在用于将字线彼此分开的刻蚀工艺中被去除。
根据本发明的一个方面，提供了一种3D非易失性存储器件，其包括：自衬底突出
的第一沟道；选择栅，所述选择栅被形成在第一沟道的侧壁上并且呈L形；以及栅绝缘
层，所述栅绝缘层被插入在第一沟道与选择栅之间且包围第一沟道。
根据本发明的另一个方面，提供了一种制造3D非易失性存储器件的方法，包括以
下步骤：形成自衬底突出的第一沟道；形成包围第一沟道的第一栅绝缘层；以及在其上
形成有第一栅绝缘层的第一沟道的侧壁上形成L形的第一选择栅。
根据本发明的另一个方面，提供了一种制造3D非易失性存储器件的方法，包括以
下步骤：形成自衬底突出的第一沟道；在其中形成有第一沟道的结构的整个表面上形成
第一牺牲层；在所述第一牺牲层上形成第一层间绝缘层；通过刻蚀所述第一层间绝缘层
和所述第一牺牲层来在第一沟道中的相邻的第一沟道之间形成第一缝隙，以形成具有L
形且保留在第一沟道的侧壁上的第一牺牲层；通过去除经由第一缝隙暴露的第一牺牲层
来形成第一选择栅区域；以及通过在所述第一选择栅区域中填充第一导电层来形成每个
都具有L形状的第一选择栅。
附图说明
图1A和1B是说明一种现有的3D非易失性存储器件的制造方法的截面图；
图2A和图2B是说明根据本发明的一个实施例的3D非易失性存储器件中的栅线的
结构的立体图；
图3A和图3B是说明根据本发明的另一个实施例的3D非易失性存储器件中的栅线
的结构的立体图；
图4A至图4F是说明根据本发明的第一实施例的制造3D非易失性存储器件的方法
的截面图；
图5A至5F是说明根据本发明的第二实施例的制造3D非易失性存储器件的方法的
截面图；
图6A至图6D是说明根据本发明的第三实施例的制造3D非易失性存储器件的方法
的截面图；
图7A至7F是说明根据本发明的第四实施例的制造3D非易失性存储器件的方法的
截面图；
图8A至图8G是说明根据第五实施例的制造3D非易失性存储器件的方法的截面
图；以及
图9A至图9E是说明根据第六实施例的制造3D非易失性存储器件的方法的截面图。
具体实施方式
下面参照附图详细描述本发明的一些示例性实施例。提供附图是为了使本领域技术
人员能理解本发明的实施例的范围。
图2A和图2B是说明根据本发明的一个实施例的3D非易失性存储器件中的栅线的
结构的立体图。
如图2A所示，本实施例的3D非易失性存储器件包括自衬底(未示出)突出的多
个第一沟道21。所述多个第一沟道21沿着第一方向I-I′和与第一方向I-I′交叉的第二方
向II-II′布置。要注意的是，出于描述的目的，图中仅示出了沿着第一方向I-I′延伸的沟
道的列。
第一沟道21的顶部和侧壁上被掺杂杂质，以便控制选择晶体管的阈值电压。
3D非易失性存储器件还包括形成以L形状形成在第一沟道21的各个侧壁上的选择
栅20。以此方式形成选择栅20以分别包围第一沟道21，并且每个选择栅20具有L形
的截面。例如，每个选择栅20可以包括第一区域20A和第二区域20B。第一区域20A
被形成为包围第一沟道21的侧壁。在第一沟道21和与其相邻的另一个第一沟道21之间
的间隙区域的底部形成第二区域20B，并且将第二区域20B形成为将沿着第一方向I-I′
布置的第一沟道21耦接。
形成的选择栅20的第二区域20B沿着第一方向I-I′延伸，因而形成栅线。多个栅线
平行延伸，且每个与沿着第一方向I-I′布置的第一沟道21耦接。要注意的是，出于描述
的目的，图2A中仅示出了其中的一个栅线。
本实施例示出了栅线将包括在一个沟道列中的第一沟道21耦接的例子。更具体而
言，在沿着第一方向延伸的一个沟道列中所包括的第一沟道21之间的间隙区域的底部形
成第二区域20B。
3D非易失性存储器件还包括栅绝缘层22，所述栅绝缘层22每个都被形成为包围第
一沟道21且插入在第一沟道21与栅20的第一区域20A之间。栅绝缘层22可以由氧化
物层形成或者可以具有氧化物层、氮化物层和氧化物层的层叠结构。
3D非易失性存储器件还可以包括绝缘层23，绝缘层23每个填充在第一沟道21的
中心区域中。在这种情况下，第一沟道21具有中心轴被去除的柱状结构。第一沟道21
也可以具有中心轴被填充的柱状结构。
图2B示出将包括在两个沟道列中的第一沟道21耦接的一个栅线。更具体而言，在
沿着第一方向I-I′延伸的至少两个沟道列中所包括的第一沟道21之间的间隙区域的底部
形成栅20的第二区域20B。
在包括如上所构造的栅线的3D非易失性存储器件中，相邻存储串共享源极选择线，
但是它们由独立的漏极选择线驱动。因此，可以对希望的页执行编程/读取操作。
图3A和3B是说明根据本发明的另一个实施例的3D非易失性存储器件中的栅线的
结构的立体图。
如图3A所示，本实施例的3D非易失性存储器件包括多个第一沟道31、多个栅30、
以及多个栅绝缘层32。所述多个第一沟道31自衬底(未示出)突出。栅30被形成为L
形，且包括分别形成在第一沟道31的侧壁上的第一区域30A、以及沿第一方向I-I′延伸
的第二区域30B。栅30将布置在第一方向I-I′上的第一沟道31耦接。栅绝缘层32分别
被形成为包围第一沟道31，且分别被插入在第一沟道31与栅30之间。3D非易失性存
储器件还可以包括分别填充在第一沟道31的中心区域中的绝缘层33。
在本实施例中，形成在沿第一方向I-I′布置的第一沟道31的各个侧壁上的第一区域
30A互连，以将沿第一方向I-I′布置的第一沟道31耦接。更具体而言，第一区域30A填
充沿着第一方向I-I′布置的第一沟道31之间的间隙区域，使得它们沿着第一方向I-I′延
伸(即，第一区域30A彼此重叠)。因此，沿着第一方向I-I′布置的第一沟道31不仅可
以经由第二区域30B耦接，而且可以经由第一区域30A耦接。
图3B示出一个栅线将包括在两个沟道列中的第一沟道31耦接的例子。在包括上述
构造的栅线的3D非易失性存储器件中，相邻的存储串共享源极选择线，但是它们被独
立的漏极选择线驱动。因此可以对希望的页执行编程/读取操作。
下面参照图4A至图9D描述本发明的第一至第六实施例的3D非易失性存储器件的
制造方法。具体地，下面描述参照图2A描述的包括栅线的3D非易失性存储器件的一些
制造方法，且图4A至图9D的截面图是指沿着图2A的第二方向II-II′相邻的沟道21的
中心轴截取的截面。要注意的是，这些方法同样可以适用于参照图2B、3A和3B描述的
包括栅线的3D非易失性存储器件的制造方法。
图4A至4F是说明根据本发明的第一实施例的制造3D非易失性存储器件的方法的
截面图。在第一实施例中，下面描述制造其中沿着自衬底突出的沟道层叠的多个存储器
单元的垂直沟道型的3D非易失性存储器件的制造方法。
如图4A所示，形成自衬底40突出的多个第一沟道41。例如，可以采用在衬底40
上形成缓冲层(未示出)、刻蚀缓冲层以形成第一沟槽、用沟道层填充第一沟槽、然后去
除缓冲层的方式来形成多个第一沟道41。因此，形成自衬底40突出的多个第一沟道41。
将杂质掺杂到第一沟道41的顶部和侧壁(见图4A的箭头)。例如，可以使用等离
子体掺杂工艺或离子注入工艺来掺杂杂质。通常，非易失性存储器件的选择晶体管具有
比存储器单元高的阈值电压。为此，在本发明中，通过将杂质掺杂到第一沟道41的顶部
和侧壁来控制选择晶体管的阈值电压。
如图4B所示，在其上形成有多个第一沟道41的所得结构的整个表面之上形成第一
栅绝缘层42和第一导电层43。使用第一导电层43来形成第一栅。形成在多个第一沟道
41的侧壁上的第一导电层43的导电层43-1形成第一栅的第一区域。形成在彼此相邻的
第一沟道41之间的区域的底部的第一导电层43的导电层43-2形成第一栅(即，栅线)
的第二区域。因此，通过控制第一导电层43的沉积厚度(也见图2A和图3A)，形成在
沿着第一方向I-I′布置的第一沟道41的侧壁上的第一区域可以彼此耦接或分开。
在第一导电层43上形成第一层间绝缘层44。
如图4C所示，执行平坦化工艺，直至多个第一沟道41的顶表面暴露出来为止。暴
露在平坦化后的所得结构的顶部上的第一导电层43被凹陷特定的深度。
在图4C中，用附图标记“44A”表示经由平坦化工艺刻蚀的第一层间绝缘层，用
附图标记“42A”表示经由平坦化工艺刻蚀的第一栅绝缘层，以及用附图标记“43A”表
示被凹陷特定深度的第一导电层。
如图4D所示，在已执行了凹陷工艺的整个表面之上交替地形成多个第二层间绝缘
层45和多个第二导电层46。使用第二导电层来形成字线且每个第二导电层都可以由多
晶硅层形成。
在多个第二层间绝缘层45和多个第二导电层46上形成缓冲层47。缓冲层47用来
保护将要形成第二栅的区域。缓冲层47可以由氧化物层或氮化物层形成，或者缓冲层
47可以具有氧化物层与氮化物层的层叠结构。
通过刻蚀缓冲层47、多个第二层间绝缘层45和多个第二导电层46来形成多个第二
沟槽。在所述多个第二沟槽中的每个的内壁上形成电荷阻挡层、电荷陷阱层和隧道绝缘
层48。在其上形成有电荷阻挡层、电荷陷阱层和隧道绝缘层48的各个第二沟槽内形成
多个第二沟道49。因此，形成了与多个第一沟道41耦接的多个第二沟道49和沿着每个
第二沟道49层叠的多个存储器单元。
如图4E所示，在去除缓冲层47之后，去除包围多个第二沟道49的上侧壁的电荷
阻挡层、电荷陷阱层和隧道绝缘层48。在图4E中，在去除工艺之后保留下来的电荷阻
挡层、电荷陷阱层和隧道绝缘层48整体用附图标记“48A”标记。
在去除电荷阻挡层、电荷陷阱层和隧道绝缘层48之后暴露出的多个第二沟道49的
顶部和侧壁被掺杂杂质(见图4E的箭头)。
如图4F所示，在其中已掺杂杂质的所得结构的整个表面之上形成第二栅绝缘层50
和第三导电层51。在第三导电层51上形成第三层间绝缘层52。在执行平坦化工艺直至
多个第二沟道49的顶表面暴露出来为止之后，暴露在平坦化后的所得结构的顶部上的第
三导电层51被凹陷特定的深度。在凹陷后的所得结构的整个表面上形成第四层间绝缘层
53。
通过刻蚀彼此相邻的第二沟道49之间的第四层间绝缘层53、第三层间绝缘层52、
第三导电层51、第二栅绝缘层50、多个第二层间绝缘层45、多个第二导电层46、第一
层间绝缘层44A、第一导电层43A、以及第一栅绝缘层42A来形成多个第一缝隙。
因此，形成了每个都具有L形状的多个第一栅43B、多个字线46A和每个都具有L
形状的多个第二栅51。第一栅43B可以形成下选择线(即，源极选择线)，而第二栅51
可以形成上选择线(即，漏极选择线)。
在图4F中，用附图标记“45A”表示在形成第一缝隙的工艺中刻蚀的多个第二层间
绝缘层，用附图标记“44B”表示在形成第一缝隙的工艺中刻蚀的第一层间绝缘层，以
及用附图标记“42B”表示在形成第一缝隙的工艺中刻蚀的第一栅绝缘层。
可以将经由刻蚀的表面(即，多个第一缝隙的内壁)暴露出来的多个第一栅43B、
多个字线46A和多个第二栅51硅化。
第一示例性实施例，可以容易地控制下选择晶体管和上选择晶体管的阈值电压，因
为杂质被掺杂到第一沟道41和第二沟道49的顶部。
图5A至图5F是说明根据本发明的第二实施例的制造3D非易失性存储器件的方法
的截面图。在第二实施例中，下面描述制造沿着自衬底突出的沟道层叠的多个存储器单
元的垂直沟道型的3D非易失性存储器件的方法。
如图5A所示，在形成自衬底60突出的多个第一沟道61之后，将杂质掺杂到第一
沟道61的顶部和侧壁。
在其上形成有多个第一沟道61的所得结构的整个表面之上形成第一栅绝缘层62和
第一牺牲层63。在第一牺牲层63上形成第一层间绝缘层64。使用第一牺牲层63来保护
要在后续工艺中形成的第一栅的区域，并且第一牺牲层63可以是氮化物层。
如图5B所示，执行平坦化工艺直至多个第一沟道61的顶表面暴露出来为止。将在
平坦化后所得结构的顶部上暴露出的第一牺牲层63凹陷特定的深度。
在图5B中，用附图标记“64A”表示经由平坦化工艺刻蚀的第一层间绝缘层，用
附图标记“62A”表示经由平坦化工艺刻蚀的第一栅绝缘层，以及用附图标记“63A”表
示被凹陷特定深度的第一牺牲层。
在已经执行了凹陷工艺的整个表面之上交替地形成多个第二层间绝缘层65和多个
第二牺牲层66。第二牺牲层用来保护供字线用的区域，且第二牺牲层每个都可以由氮化
物层形成。
在多个第二层间绝缘层65和多个第二牺牲层66上形成缓冲层(未示出)。通过刻
蚀缓冲层、多个第二层间绝缘层65和多个第二牺牲层66来形成多个第二沟槽。在所述
多个第二沟槽中的每个的内壁上形成电荷阻挡层、电荷陷阱层和隧道绝缘层67。在其上
形成有电荷阻挡层、电荷陷阱层和隧道绝缘层67的各个第二沟槽内形成多个第二沟道
68。
在去除缓冲层之后，将形成为包围多个第二沟道68的上侧壁的电荷阻挡层、电荷
陷阱层和隧道绝缘层67去除。在去除电荷阻挡层、电荷陷阱层和隧道绝缘层67之后，
将杂质掺杂到暴露出来的多个第二沟道68的顶部和侧壁(见图5B中的箭头)。
如图5C所示，在已掺杂了杂质的所得结构的整个表面之上形成第二栅绝缘层69和
第三牺牲层70。在第三牺牲层70上形成第三层间绝缘层71。使用第三牺牲层70来保护
要在后续工艺中形成的供第二栅用的区域。
接着，执行平坦化工艺直至多个第二沟道68的顶表面暴露出来为止。将在平坦化
的所得结构的顶部暴露出的第三牺牲层70凹陷特定的深度。在凹陷结果的整个表面上形
成第四层间绝缘层72。
如图5D所示，通过刻蚀彼此相邻的第二沟道68之间的第四层间绝缘层72、第三
层间绝缘层71、第三牺牲层70、第二栅绝缘层69、多个第二层间绝缘层65、多个第二
牺牲层66、第一层间绝缘层64A、第一牺牲层63A、以及第一栅绝缘层62A来形成多个
第一缝隙。
通过去除经由多个第一缝隙的内壁暴露出来的第一牺牲层63A、多个第二牺牲层66
和第三牺牲层70来形成每个都具有L形状的多个第一栅区域、多个字线区域、以及每
个都具有L形状的多个第二栅区域。在图5D中，用附图标记“72A”表示经刻蚀的第四
层间绝缘层，用附图标记“71A”表示经刻蚀的第三层间绝缘层，用附图标记“69A”表
示经刻蚀的第二栅绝缘层，用附图标记“65A”表示多个经刻蚀的第二层间绝缘层，用
附图标记“64B”表示经刻蚀的第一层间绝缘层，以及用附图标记“62B”表示经刻蚀的
第一栅绝缘层。
如图5E所示，在所得结构的整个表面上形成导电层73以填充所述多个第一栅区域、
所述多个字线区域以及所述多个第二栅区域。导电层73可以是多晶硅层或金属层。
如图5F所示，刻蚀形成在多个第一缝隙的内壁上的导电层73，使得每个都具有L
形状的多个第一栅、多个字线、以及每个都具有L形状的多个第二栅彼此分开。
因此，形成每个都具有L形状的多个第一栅73A、多个字线73B、以及每个都具有
L形状的多个第二栅73C。
如果导电层73是多晶硅层，可以将经由所述多个第一缝隙的内壁暴露出来的多个
第一栅73A、多个字线73B和多个第二栅73C硅化。
根据第二实施例，可以容易地控制下选择晶体管和上选择晶体管的阈值电压，因为
杂质被掺杂到第一沟道61和第二沟道68的顶部。另外，由于形成了每个都具有L形状
的第一栅73A以及每个都具有L形状的第二栅73C，可以防止第一栅73A和第二栅73C
在将字线彼此分开的过程中被完全去除。
另外，第一栅绝缘层62和第二栅绝缘层69每个都可以由氧化物层形成。如果栅绝
缘层是由电荷阻挡层、电荷陷阱层和隧道绝缘层形成，则选择晶体管的阈值电压会上升，
或者存储器单元的阈值电压分布会变宽，因为电子被俘获在电荷陷阱层或从电荷陷阱层
解除俘获。然而，根据第二实施例，可以通过利用氧化物层形成栅绝缘层来防止上述现
象发生。
图6A至6D是说明根据本发明的第三实施例的制造3D非易失性存储器件的方法的
截面图。具体地，在第三实施例中，下面描述沿着自衬底突出的沟道层叠多个存储器单
元的垂直沟道型3D非易失性存储器件的制造方法。
如图6A所示，在形成自衬底80突出的多个第一沟道81之后，将杂质掺杂到第一
沟道81的顶部和侧壁。在形成有多个第一沟道81的所得结构的整个表面上形成第一牺
牲层82，以及在第一牺牲层82上形成第一层间绝缘层83。接着，执行平坦化工艺，直
至多个第一沟道81的顶表面暴露出来为止。将暴露在平坦化所得结构的顶部的第一牺牲
层82凹陷特定的深度。
在凹陷的所得结构的整个表面之上交替地形成多个第二层间绝缘层84和多个第二
牺牲层85。在多个第二层间绝缘层84和多个第二牺牲层85之上形成缓冲层(未示出)。
通过刻蚀缓冲层、多个第二层间绝缘层84和多个第二牺牲层85来形成多个第二沟槽。
在多个第二沟槽中形成多个第二沟道86。
通过去除缓冲层来暴露出多个第二沟道86的顶部，将杂质掺杂到多个第二沟道86
的暴露的顶部和侧壁。在其中掺杂杂质的所得结构的整个表面上形成第三牺牲层87之
后，在第三牺牲层87上形成第三层间绝缘层88。接着，执行平坦化工艺直至多个第二
沟道86的顶表面暴露出来为止，且将暴露在平坦化所得结构的顶部上的第三牺牲层87
凹陷特定的深度。在凹陷结果的整个表面上形成第四层间绝缘层89。
如图6B所示，通过刻蚀彼此相邻的第二沟道86之间的第四层间绝缘层89、第三
层间绝缘层88、第三牺牲层87、多个第二层间绝缘层84、多个第二牺牲层85、第一层
间绝缘层83、以及第一牺牲层82，来形成多个第一缝隙。
通过去除经由多个第一缝隙的内壁暴露出的第一牺牲层82、多个第二牺牲层85和
第三牺牲层87，来形成每个都具有L形状的多个第一栅区域、多个字线区域和每个都具
有L形状的多个第二栅区域。
如图6C所示，在其中形成了每个都具有L形状的多个第一栅区域、多个字线区域
和每个都具有L形状的多个第二栅区域的所得结构的整个表面上形成由附图标记90整
体表示的电荷阻挡层、电荷陷阱层和隧道绝缘层。在其中形成有电荷阻挡层、电荷陷阱
层和隧道绝缘层90的所得结构的整个表面上形成导电层91，以填充每个都具有L形状
的多个第一栅区域、多个字线区域、和每个都具有L形状的多个第二栅区域。导电层91
可以是多晶硅层或金属层。
如图6D所示，刻蚀形成在多个第一缝隙的内壁上的导电层91，使得每个都具有L
形状的多个第一栅、多个字线、和每个都具有L形状的多个第二栅彼此分开。
因此，形成了每个都具有L形状的多个第一栅91A、多个字线91B和每个都具有L
形状的多个第二栅91C。
如果导电层91是多晶硅层，则可以将经由多个第一缝隙的内壁暴露出的每个都具
有L形状的多个第一栅91A、多个字线91B、和每个都具有L形状的多个第二栅91C进
行硅化。
根据第三实施例，可以容易地控制下选择晶体管和上选择晶体管的阈值电压，因为
杂质被掺杂到第一沟道81的顶部和第二沟道86的顶部。另外，由于形成了每个都具有
L形状的第一栅91A和每个都具有L形状的第二栅91C，则可以在将字线彼此分开的过
程中防止第一栅91A和第二栅91C被完全去除。
图7A至图7F是说明根据本发明的第四实施例的制造3D非易失性存储器件的方法
的截面图。
如图7A所示，在衬底100上形成绝缘层101之后，在绝缘层101上形成导电层110。
导电层110用来形成管道晶体管的栅且可以是已被掺杂N型杂质的多晶硅层。
在通过刻蚀导电层110形成第一沟槽之后，在第一沟槽中填充第一牺牲层111。第
一牺牲层111可以是氮化物层。每个第一沟槽用来形成U形沟道的管道沟道。
在其中填充有第一牺牲层111的所得结构之上交替地形成多个第一层间绝缘层112
和多个第一导电层113。优选的是，通过考虑要沿着U形沟道层叠的存储器单元的数目
来决定第一层间绝缘层112和第一导电层113的数目。第一导电层113用来形成字线且
可以是多晶硅层。
在多个第一层间绝缘层112和多个第一导电层113之上形成缓冲层114。
如图7B所示，通过刻蚀缓冲层114、多个第一层间绝缘层112和多个第一导电层
113来形成与第一沟槽耦接的第二沟槽。至少两个第二沟槽可以与每个第一沟槽耦接以
形成U或W形沟槽。第二沟槽用来形成U型沟道的第一沟道。优选的是，在一个U形
沟道中包括一对第一沟道。例如，可以形成一对第二沟道以暴露出填充在第一沟槽中的
第一牺牲层111的表面，使得一对第二沟槽与第一沟槽一起形成U形沟槽。
去除经由一对第二沟槽的底部暴露出的第一牺牲层111。
如图7C所示，在第一沟槽和一对第二沟槽的内表面上形成用附图标记115整体表
示的电荷阻挡层、电荷陷阱层和隧道绝缘层。在电荷阻挡层、电荷陷阱层和隧道绝缘层
115上形成中心区域被穿通的沟道层116。因此，形成在第一沟槽中的管道沟道116B和
形成在一对第二沟槽中的一对第一沟槽116A形成U形沟道。管沟道116B与一对第一沟
道116A的底部耦接。
在U形沟道的中心区域中填充绝缘层117。将绝缘层117凹陷特定的深度，在凹陷
的区域内形成导电插塞118。
如图7D所示，在去除缓冲层114之后，去除包围多个第一沟道116A的上侧壁中的
每个的电荷阻挡层、电荷陷阱层和隧道绝缘层115。在图7D中，用附图标记“115A”来
整体表示剩余的电荷阻挡层、剩余的电荷陷阱层和剩余的隧道绝缘层。
将杂质掺杂到在去除电荷阻挡层、电荷陷阱层和隧道绝缘层115之后暴露出的多个
第一沟道116A的顶部和侧壁。还可以将杂质掺杂到导电插塞118中。
如图7E所示，在掺杂有杂质的所得结构的整个表面之上形成栅绝缘层119和第二
导电层120。在第二导电层120上形成第二层间绝缘层121。
如图7F所示，执行平坦化工艺直至多个第一沟道116A的顶表面或导电插塞118的
顶表面暴露出来为止。将暴露在平坦化所得结构的顶部上的第二导电层120凹陷特定的
深度。
在凹陷所得结构的整个表面上形成第三层间绝缘层122。刻蚀彼此相邻的第一沟道
116A之间的第三层间绝缘层122、第二层间绝缘层121、第二导电层120、栅绝缘层119、
多个第一层间绝缘层112以及多个第一导电层113以形成每个都具有L形状的多个栅
120A。这里，多个栅120A包括平行延伸并且将布置在特定方向上的第一沟道耦接的区
域。另外，多个字线113A彼此分开。形成在一个存储串上的一对栅120A可以形成漏极
选择线和源极选择线。
在图7F中，用附图标记“121A”表示经刻蚀的第二层间绝缘层，用附图标记“119A”
表示经刻蚀的栅绝缘层，以及用附图标记“112A”表示经刻蚀的多个第一层间绝缘层。
可以将经由刻蚀的表面暴露出的多个字线113A和多个栅120A硅化。
根据第四实施例，因为杂质被掺杂到第一沟道116A的顶部和侧壁，可以容易地控
制下选择晶体管和上选择晶体管的阈值电压。另外，由于形成了每个都具有L形状的源
极选择栅和每个都具有L形状的漏极选择栅，则可以在将字线彼此分开的过程中防止源
极选择栅和漏极选择栅被完全去除。另外，源极选择晶体管和漏极选择晶体管的栅绝缘
层119A可以由氧化物层形成。
图8A至图8G是说明根据本发明的第五实施例的制造3D非易失性存储器件的方法
的截面图。
如图8A所示，在衬底100上形成绝缘层101之后，在绝缘层101上形成导电层130。
通过刻蚀导电层130形成第一沟槽，并且在第一沟槽中填充第一牺牲层131。
在其中填充有第一牺牲层131的所得结构之上交替地形成多个第一层间绝缘层132
和多个第二牺牲层133。第二牺牲层133用来保护将要在后续工艺中形成字线的区域且
可以是氮化物层。
在多个第一层间绝缘层132和多个第二牺牲层133之上形成缓冲层134。通过刻蚀
缓冲层134、多个第一层间绝缘层132和多个第二牺牲层133来形成与每个第一沟槽耦
接的一对第二沟槽。
在所述一对第二沟槽的内壁上形成钝化层135。去除经由所述一对第二沟槽的底部
暴露出的第一牺牲层131。钝化层135起到在去除第一牺牲层131时防止多个第二牺牲
层133被去除的作用。钝化层135可以是TiN层。
如图8B所示，在去除钝化层135之后，在第一沟槽和一对第二沟槽的内表面上形
成整体用136表示的电荷阻挡层、电荷陷阱层和隧道绝缘层。在电荷阻挡层、电荷陷阱
层和隧道绝缘层136上形成中心区域穿通的沟道层137。因此，形成在第一沟槽中形成
的管道沟道137B和形成在一对第二沟道中的一对第一沟道137A形成U形沟道137。
在U形沟道137的中心区域中填充绝缘层138。将绝缘层138凹陷特定的深度，并
且在凹陷的区域中形成导电插塞139。
在去除缓冲层134之后，去除被形成为包围所述多个第一沟道137A的上侧壁的电
荷阻挡层、电荷陷阱层和隧道绝缘层136。将杂质掺杂到去除电荷阻挡层、电荷陷阱层
和隧道绝缘层136之后暴露出的多个第一沟道137A的顶部和侧壁。
如图8C所示，在其中已掺杂了杂质的所得结构的整个表面上形成栅绝缘层140和
第三牺牲层141。在第三牺牲层141上形成第二层间绝缘层142。
如图8D所示，执行平坦化工艺直至多个第一沟道137A的顶表面或导电插塞139
的顶表面暴露出为止。将暴露在平坦化的所得结构的顶部的第三牺牲层141凹陷特定的
深度。在图8D中，用附图标记“141A”表示凹陷的第三牺牲层。
在凹陷的所得结构的整个表面上形成第三层间绝缘层143。
如图8E所示，通过刻蚀彼此相邻的第一沟道137A之间的第三层间绝缘层143、第
二层间绝缘层142A、第三牺牲层141A、栅绝缘层140A、多个第一层间绝缘层132以及
多个第二牺牲层133来形成多个第一缝隙。
通过去除经由多个第一缝隙的内壁暴露出的多个第二牺牲层133和第三牺牲层
141A来形成每个都具有L形状的多个栅区域和多个字线区域。
如图8F所示，将导电层144形成为填充每个都具有L形状的多个栅区域、以及多
个字线区域。导电层144可以是多晶硅层或金属层。
如图8G所示，刻蚀形成在多个第一缝隙的内壁上的导电层144，使得每个都具有L
形状的多个栅和多个字线彼此分开。
因此，形成了每个都具有L形状的多个漏极选择栅144A、每个都具有L形状的源
极选择栅144B、以及多个字线144C。
如果导电层144是多晶硅层，则可以将经由多个第一缝隙的内壁暴露出的每个都具
有L形状的多个漏极选择栅144A、每个都具有L形状的多个源极选择栅144B、以及多
个字线144C硅化。
根据第五实施例，因为杂质被掺杂到第一沟道137A的上端部，所以可以容易地控
制漏极选择晶体管和源极选择晶体管的阈值电压。另外，由于形成了每个都具有L形状
的漏极选择栅144A和每个都具有L形状的源极选择栅144B，可以防止漏极选择栅144A
和源极选择栅144B在将字线彼此分开的过程中被完全去除。另外，形成源极选择晶体
管和漏极选择晶体管的栅绝缘层140B可以由氧化物层形成。
图9A至图9E是说明根据本发明的第六实施例的制造3D非易失性存储器件的方法
的截面图。
如图9A所示，在衬底148上形成绝缘层149之后，在绝缘层149上形成导电层150。
通过刻蚀导电层150来形成第一沟槽，在第一沟槽中形成第一牺牲层151。在填充有第
一牺牲层151的所得结构之上交替地形成多个第一层间绝缘层152和多个第二牺牲层
153。
在多个第一层间绝缘层152和多个第二牺牲层153之上形成缓冲层154。通过刻蚀
缓冲层154、多个第一层间绝缘层152和多个第二牺牲层153来形成与每个第一沟槽耦
接的一对第二沟槽。
在一对第二沟槽的内壁上形成钝化层155之后，去除经由一对第二沟槽的底部暴露
出的第一牺牲层151。
如图9B所示，在去除钝化层155之后，在第一沟槽和一对第二沟槽的内表面上形
成中心区域穿通的沟道层156。因此，形成在第一沟槽中的管道沟道156B和形成在一对
第二沟槽中的一对第一沟道156A形成U形沟道156。
在U形沟道156的中心区域中填充绝缘层157。将绝缘层157凹陷特定的深度，并
且在凹陷的区域中形成导电插塞158。接着，在去除缓冲层154之后，将杂质掺杂到多
个第一沟道156A的暴露的顶部和侧壁。
在已掺杂了杂质的所得结构的整个表面上形成第三牺牲层159。在第三牺牲层159
上形成第二层间绝缘层160。接着，执行平坦化工艺直至多个第一沟道156A的顶表面或
导电插塞158的顶表面暴露出来为止。将暴露在平坦化的所得结构的顶部上的第三牺牲
层159凹陷特定的深度。在凹陷结果的整个表面上形成第三层间绝缘层161。
如图9C所示，通过刻蚀彼此相邻的第一沟道156A之间的第三层间绝缘层161、第
二层间绝缘层160、第三牺牲层159、多个第一层间绝缘层152、以及多个第二牺牲层153
来形成多个第一缝隙。
通过去除暴露在多个第一缝隙的内壁上的多个第二牺牲层153和第三牺牲层159来
形成每个都具有L形状的多个栅区域和多个字线区域。
如图9D所示，在其中形成了每个都具有L形状的多个栅区域和多个字线区域的所
得结构的整个表面上形成由附图标记162整体表示的电荷阻挡层、电荷陷阱层和隧道绝
缘层。
接着，形成导电层163以填充每个都具有L形状的多个栅区域和多个字线区域。导
电层163可以是多晶硅层或金属层。
如图9E所示，刻蚀形成在多个第一缝隙的内壁上的导电层163，使得每个都具有L
形状的多个第一栅和多个字线彼此分开。
因此，形成了每个都具有L形状的多个漏极选择栅163A、每个都具有L形状的多
个源极选择栅163B、以及多个字线163C。
如果导电层163是多晶硅层，可以将经由多个第一缝隙的内壁暴露出来的每个都具
有L形状的多个漏极选择栅163A、每个都具有L形状的多个源极选择栅163B、以及多
个字线163C硅化。
根据第六实施例，可以容易地控制下选择晶体管和上选择晶体管的阈值电压，因为
杂质被掺杂到第一沟道156A的上端部。另外，由于形成了每个都具有L形状的漏极选
择栅163A和每个都具有L形状的源极选择栅163B，则可以在将字线彼此分开的过程中
防止漏极选择栅163A和源极选择栅163B被完全去除。
根据本发明的3D非易失性存储器件包括在沟道的侧壁上的每个都具有L形状的
栅。因此，可以防止选择栅在用于将字线彼此分开的刻蚀过程中被去除。
另外，可以通过将杂质掺杂到选择晶体管的沟道内来控制选择晶体管的阈值电压。
另外，可以通过增加选择栅线与字线之间的间距来改善RC延迟。