三维非易失性存储器件及其制造方法.pdf

1、(10)申请公布号 CN 102800695 A (43)申请公布日 2012.11.28 CN 102800695 A *CN102800695A* (21)申请号 201210169232.0 (22)申请日 2012.05.24 10-2011-0049021 2011.05.24 KR H01L 29/423(2006.01) H01L 27/115(2006.01) H01L 21/28(2006.01) H01L 21/8247(2006.01) (71)申请人 爱思开海力士有限公司 地址 韩国京畿道 (72)发明人 李起洪 皮昇浩 申星哲 (74)专利代理机构 北京弘权知识产权代

2、理事务 所 ( 普通合伙 ) 11363 代理人 俞波 郭放 (54) 发明名称 三维非易失性存储器件及其制造方法 (57) 摘要 本发明公开了三维非易失性存储器件及其制 造方法。所述 3 维 (3D) 非易失性存储器件包括 ： 自衬底突出的第一沟道 ； 形成在所述第一沟道的 侧壁上且为 L 形状的选择栅 ； 以及插入在所述第 一沟道与所述选择栅之间并且包围所述第一沟道 的栅绝缘层。 所述制造3D非易失性存储器件的方 法包括 ： 形成自衬底突出的第一沟道 ； 形成包围 所述第一沟道的第一栅绝缘层 ； 以及在其上形成 有所述第一栅绝缘层的所述第一沟道的侧壁上形 成 L 形状的第一选择栅。 (30

3、)优先权数据 (51)Int.Cl. 权利要求书 3 页 说明书 11 页 附图 34 页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 3 页 说明书 11 页 附图 34 页 1/3 页 2 1. 一种三维 3D 非易失性存储器件， 包括 ： 第一沟道， 所述第一沟道自衬底突出 ； 选择栅， 所述选择栅被形成在所述第一沟道的侧壁上且为 L 形状 ； 以及 栅绝缘层， 所述栅绝缘层被插入在所述第一沟道与所述选择栅之间并且包围所述第一 沟道。 2. 如权利要求 1 所述的 3D 非易失性存储器件， 其中， 在所述第一沟道的顶部和侧壁上 掺杂有杂质。 3. 如权利要求

4、1 所述的 3D 非易失性存储器件， 还包括存储器单元， 所述存储器单元被 形成在所述选择栅之上或之下并且沿着所述第一沟道层叠。 4. 如权利要求 1 所述的 3D 非易失性存储器件， 还包括 ： 作为所述第一沟道的一对沟道 ； 管道沟道， 所述管道沟道与所述一对沟道的底部耦接以与所述一对沟道形成 U 形沟 道 ； 以及 存储器单元， 所述存储器单元被形成在所述一对沟道的每个选择栅之下且沿着所述一 对沟道中的每个层叠。 5. 如权利要求 4 所述的 3D 非易失性存储器件， 其中 ： 所述 U 形沟道具有管道形式， 所述管道形式具有沿着中心轴形成的孔， 且所述孔被绝 缘层和形成在所述绝缘层上的

5、导电插塞填充。 6. 一种制造 3D 非易失性存储器件的方法， 所述方法包括以下步骤 ： 形成自衬底突出的第一沟道 ； 形成包围所述第一沟道的第一栅绝缘层 ； 以及 在所述第一沟道的侧壁上形成 L 形状的第一选择栅， 在所述第一沟道上形成有所述第 一栅绝缘层。 7. 如权利要求 6 所述的方法， 其中， 形成所述第一选择栅的步骤包括以下步骤 ： 在形成有所述第一栅绝缘层的结构的整个表面上形成第一导电层 ； 在所述第一导电层上形成第一层间绝缘层 ； 执行平坦化工艺直至所述第一沟道的顶表面暴露出来 ； 将经由所述平坦化工艺暴露出的所述第一导电层凹陷 ； 以及 通过刻蚀所述第一沟道中的相邻第一沟道之

6、间的所述第一层间绝缘层、 所述第一导电 层和所述第一栅绝缘层来形成所述第一选择栅。 8. 如权利要求 6 所述的方法， 还包括在形成所述第一选择栅之后将所述第一选择栅硅 化。 9. 如权利要求 6 所述的方法， 还包括以下步骤 ： 在形成所述第一选择栅之后， 在所述第一选择栅之上交替形成第二层间绝缘层和第二 导电层， 随后形成第一缓冲层 ； 形成穿通所述第二层间绝缘层、 所述第二导电层和所述第一缓冲层且与相应第一沟道 耦接的第二沟道 ； 去除所述第一缓冲层 ； 以及 在通过去除所述第一缓冲层而暴露出的第二沟道的顶部和侧壁上掺杂杂质。 权 利 要 求 书 CN 102800695 A 2 2/3

7、 页 3 10. 如权利要求 9 所述的方法， 还包括以下步骤 ： 在掺杂有杂质的结构的整个表面之上形成第二栅绝缘层和第二导电层 ； 在所述第二导电层之上形成第二层间绝缘层 ； 执行平坦化工艺直至所述多个第二沟道的顶表面暴露出来为止 ； 以及 通过刻蚀所述第二沟道中的相邻的第二沟道之间的所述第二层间绝缘层、 所述第二导 电层和所述第二栅绝缘层来形成 L 形状的第二选择栅。 11. 如权利要求 10 所述的方法， 还包括在形成所述第二选择栅之后将所述第二选择栅 硅化。 12. 如权利要求 6 所述的方法， 其中， 形成所述第一沟道的步骤包括以下步骤 ： 刻蚀管道栅以形成第一沟槽 ； 在所述第一沟

8、槽中形成第二牺牲层 ； 在形成有所述第二牺牲层的结构之上交替地形成第二层间绝缘层和第二导电层并且 随后形成第一缓冲层 ； 通过刻蚀所述第一缓冲层、 所述第二层间绝缘层和所述第二导电层来形成与相应第一 沟槽耦接的第二沟槽对， 去除所述第二牺牲层 ； 在所述第一沟槽和所述第二沟槽对中形成沟道层 ； 以及 在所述沟道层的顶部和侧壁上掺杂杂质。 13. 一种制造 3D 非易失性存储器件的方法， 所述方法包括以下步骤 ： 形成自衬底突出的第一沟道 ； 在形成有所述第一沟道的结构的整个表面上形成第一牺牲层 ； 在所述第一牺牲层上形成第一层间绝缘层 ； 通过刻蚀所述第一层间绝缘层和所述第一牺牲层来在所述第一

9、沟道中的相邻的第一 沟道之间形成第一缝隙， 以形成 L 形状的且保留在所述第一沟道的侧壁上的第一牺牲层 ； 通过去除经由所述第一缝隙暴露出的第一牺牲层来形成第一选择栅区域 ； 以及 通过在所述第一选择栅区域中填充第一导电层来形成每个都具有 L 形状的第一选择 栅。 14. 如权利要求 13 所述的方法， 还包括 ： 在形成所述第一牺牲层之前， 在形成有所述第 一沟道的结构的整个表面上形成第一栅绝缘层。 15. 如权利要求 13 所述的方法， 还包括 ： 在形成所述第一选择栅之前， 在所述第一选择 栅区域的整个表面上形成第一栅绝缘层。 16. 如权利要求 13 所述的方法， 还包括以下步骤 ：

10、在形成所述第一选择栅之后交替地形成第二层间绝缘层和第二牺牲层并且随后形成 第一缓冲层 ； 形成穿通所述第二层间绝缘层、 所述第二牺牲层和所述第一缓冲层且与相应第一沟道 耦接的第二沟道 ； 去除所述第一缓冲层 ； 以及 在通过去除所述第一缓冲层而暴露出的第二沟道的顶部和侧壁上掺杂杂质。 17. 如权利要求 16 所述的方法， 还包括以下步骤 ： 权 利 要 求 书 CN 102800695 A 3 3/3 页 4 在掺杂有杂质的结构的整个表面上形成第三牺牲层 ； 在所述第三牺牲层上形成第三层间绝缘层 ； 执行平坦化工艺直至所述第二沟道的顶表面暴露出来为止 ； 通过刻蚀所述第三层间绝缘层、 所述第

11、三牺牲层、 所述第二层间绝缘层和所述第二牺 牲层来在所述第二沟道中的相邻的第二沟道之间形成第二缝隙 ； 通过去除经由所述第二缝隙暴露出的所述第二牺牲层和所述第三牺牲层来形成字线 区域和第二选择栅区域 ； 以及 通过在所述字线区域和所述第二选择栅区域中填充第二导电层来形成第二选择栅和 字线， 所述第二选择栅每个都具有 L 形状。 18. 如权利要求 17 所述的方法， 还包括 ： 在形成所述第二选择栅和所述字线之前， 在所 述字线区域和所述第二选择栅区域的表面上形成电荷阻挡层、 电荷陷阱层和隧道绝缘层。 19. 如权利要求 13 所述的方法， 其中， 形成所述第一沟道的步骤包括以下步骤 ： 刻蚀

12、管道栅以形成第一沟槽 ； 在所述第一沟槽中形成第二牺牲层 ； 在形成有所述第二牺牲层的结构之上交替形成第二层间绝缘层和第三牺牲层， 且随后 形成第一缓冲层 ； 刻蚀所述第一缓冲层、 所述第二层间绝缘层和所述第三牺牲层以形成与相应第一沟槽 耦接的第二沟槽对 ； 去除所述第二牺牲层 ； 以及 在所述第一沟槽和所述第二沟槽对中形成沟道层 ； 以及 在所述沟道层的顶部和侧壁上掺杂杂质。 20. 如权利要求 19 所述的方法， 还包括 ： 在形成所述沟道层之前， 在所述第一沟槽和所 述第二沟槽的内表面上形成电荷阻挡层、 电荷陷阱层和隧道绝缘层。 21. 如权利要求 19 所述的方法， 还包括 ： 在去除

13、所述第二牺牲层之前在第二沟槽对中 形成钝化层。 权 利 要 求 书 CN 102800695 A 4 1/11 页 5 三维非易失性存储器件及其制造方法 0001 相关申请的交叉引用 0002 本申请要求 2011 年 5 月 24 日提交的申请号为 10-2011-0049021 的韩国专利申请 的优先权， 其全部内容通过引用合并于此。 技术领域 0003 本发明的示例性实施例涉及一种半导体器件及其制造方法， 更具体而言涉及一种 具有三维 (3D) 结构的非易失性存储器件 ( 下文简称为 “3D 非易失性存储器件” ) 及其制造 方法。 背景技术 0004 非易失性存储器件即使在供电停止的情

14、况下也能保留数据。 由于在硅衬底上将存 储器单元制造成单层形式的2维(2D)结构的存储器件在提高集成度方面已然达到极限， 提 出了将存储器单元垂直层叠在硅衬底上的 3D 非易失性存储器件。 0005 下面参照相关附图来说明已知的 3D 非易失性存储器件的结构和特征。 0006 图 1A 和 1B 是说明 3D 非易失性存储器件的制造方法的截面图。要注意的是， 出于 描述的目的， 在图中仅示出了其中一个存储串的一部分。 换言之， 仅示出了沿着自衬底突出 的沟道层叠的一个选择晶体管和多个存储器单元。 0007 如图 1A 所示， 在衬底 10 之上交替地层叠多个层间绝缘层 11 和多个牺牲层 (

15、未示 出 ) 然后经刻蚀形成沟槽。所述多个牺牲层被形成为保护将在后续工艺中形成的多个字线 和多个选择栅线的区域。 通常， 由于选择栅线具有比字线长的长度， 因此用于保护选择栅线 区域的牺牲层比用于保护字线区域的牺牲层厚。 0008 在沟槽中形成沟道 12。将所述多个层间绝缘层 11 和所述多个牺牲层刻蚀为在相 邻沟道 12 之间形成缝隙。 0009 通过去除经由缝隙的内壁暴露出的所述多个牺牲层来形成多个字线区域和多个 选择栅线区域。这里， 选择栅线区域 D1 比字线区域 D2 厚。 0010 在其中形成有所述多个字线区域和所述多个选择栅线区域的所得结构的整个表 面上形成导电层 13。这里， 所

16、述多个字线区域被导电层 13 完全地填充， 然而所述多个选择 栅线区域被导电层 13 部分地填充。 0011 如图 1B 所示， 刻蚀形成在缝隙内壁上的导电层 13， 以便将多个字线 13A 与多个选 择栅线彼此分离开。 然而， 在这个过程中， 可以完全地去除形成在所述多个选择栅线区域中 的导电层 13( 附图标记 “A” )。 0012 通常， 由于非易失性存储器件的选择晶体管具有比存储器单元高的阈值电压， 因 此要通过控制沟道的杂质掺杂浓度来控制选择晶体管的阈值电压。然而， 制造 3D 非易失性 存储器件的现有方法在控制选择晶体管的阈值电压方面存在难度， 因为沟道被填充在沟槽 中。 说 明

17、 书 CN 102800695 A 5 2/11 页 6 发明内容 0013 本发明的示例性实施例涉及一种 3D 非易失性存储器件及其制造方法， 所述 3D 非 易失性存储器件可以防止选择栅线在用于将字线彼此分开的刻蚀工艺中被去除。 0014 根据本发明的一个方面， 提供了一种 3D 非易失性存储器件， 其包括 ： 自衬底突出 的第一沟道 ； 选择栅， 所述选择栅被形成在第一沟道的侧壁上并且呈 L 形 ； 以及栅绝缘层， 所述栅绝缘层被插入在第一沟道与选择栅之间且包围第一沟道。 0015 根据本发明的另一个方面， 提供了一种制造 3D 非易失性存储器件的方法， 包括以 下步骤 ： 形成自衬底突

18、出的第一沟道 ； 形成包围第一沟道的第一栅绝缘层 ； 以及在其上形 成有第一栅绝缘层的第一沟道的侧壁上形成 L 形的第一选择栅。 0016 根据本发明的另一个方面， 提供了一种制造 3D 非易失性存储器件的方法， 包括以 下步骤 ： 形成自衬底突出的第一沟道 ； 在其中形成有第一沟道的结构的整个表面上形成第 一牺牲层 ； 在所述第一牺牲层上形成第一层间绝缘层 ； 通过刻蚀所述第一层间绝缘层和所 述第一牺牲层来在第一沟道中的相邻的第一沟道之间形成第一缝隙， 以形成具有 L 形且保 留在第一沟道的侧壁上的第一牺牲层 ； 通过去除经由第一缝隙暴露的第一牺牲层来形成第 一选择栅区域 ； 以及通过在所述

19、第一选择栅区域中填充第一导电层来形成每个都具有 L 形 状的第一选择栅。 附图说明 0017 图 1A 和 1B 是说明一种现有的 3D 非易失性存储器件的制造方法的截面图 ； 0018 图 2A 和图 2B 是说明根据本发明的一个实施例的 3D 非易失性存储器件中的栅线 的结构的立体图 ； 0019 图 3A 和图 3B 是说明根据本发明的另一个实施例的 3D 非易失性存储器件中的栅 线的结构的立体图 ； 0020 图 4A 至图 4F 是说明根据本发明的第一实施例的制造 3D 非易失性存储器件的方 法的截面图 ； 0021 图 5A 至 5F 是说明根据本发明的第二实施例的制造 3D 非易

20、失性存储器件的方法 的截面图 ； 0022 图 6A 至图 6D 是说明根据本发明的第三实施例的制造 3D 非易失性存储器件的方 法的截面图 ； 0023 图 7A 至 7F 是说明根据本发明的第四实施例的制造 3D 非易失性存储器件的方法 的截面图 ； 0024 图 8A 至图 8G 是说明根据第五实施例的制造 3D 非易失性存储器件的方法的截面 图 ； 以及 0025 图 9A 至图 9E 是说明根据第六实施例的制造 3D 非易失性存储器件的方法的截面 图。 具体实施方式 0026 下面参照附图详细描述本发明的一些示例性实施例。 提供附图是为了使本领域技 术人员能理解本发明的实施例的范围。

21、 说 明 书 CN 102800695 A 6 3/11 页 7 0027 图 2A 和图 2B 是说明根据本发明的一个实施例的 3D 非易失性存储器件中的栅线 的结构的立体图。 0028 如图 2A 所示， 本实施例的 3D 非易失性存储器件包括自衬底 ( 未示出 ) 突出的多 个第一沟道21。 所述多个第一沟道21沿着第一方向I-I和与第一方向I-I交叉的第二 方向 II-II布置。要注意的是， 出于描述的目的， 图中仅示出了沿着第一方向 I-I延伸 的沟道的列。 0029 第一沟道 21 的顶部和侧壁上被掺杂杂质， 以便控制选择晶体管的阈值电压。 0030 3D 非易失性存储器件还包括形

22、成以 L 形状形成在第一沟道 21 的各个侧壁上的选 择栅 20。以此方式形成选择栅 20 以分别包围第一沟道 21， 并且每个选择栅 20 具有 L 形的 截面。例如， 每个选择栅 20 可以包括第一区域 20A 和第二区域 20B。第一区域 20A 被形成 为包围第一沟道 21 的侧壁。在第一沟道 21 和与其相邻的另一个第一沟道 21 之间的间隙 区域的底部形成第二区域20B， 并且将第二区域20B形成为将沿着第一方向I-I布置的第 一沟道 21 耦接。 0031 形成的选择栅 20 的第二区域 20B 沿着第一方向 I-I延伸， 因而形成栅线。多个 栅线平行延伸， 且每个与沿着第一方向

23、I-I布置的第一沟道21耦接。 要注意的是， 出于描 述的目的， 图 2A 中仅示出了其中的一个栅线。 0032 本实施例示出了栅线将包括在一个沟道列中的第一沟道 21 耦接的例子。更具体 而言， 在沿着第一方向延伸的一个沟道列中所包括的第一沟道 21 之间的间隙区域的底部 形成第二区域 20B。 0033 3D 非易失性存储器件还包括栅绝缘层 22， 所述栅绝缘层 22 每个都被形成为包围 第一沟道 21 且插入在第一沟道 21 与栅 20 的第一区域 20A 之间。栅绝缘层 22 可以由氧化 物层形成或者可以具有氧化物层、 氮化物层和氧化物层的层叠结构。 0034 3D 非易失性存储器件还

24、可以包括绝缘层 23， 绝缘层 23 每个填充在第一沟道 21 的 中心区域中。在这种情况下， 第一沟道 21 具有中心轴被去除的柱状结构。第一沟道 21 也 可以具有中心轴被填充的柱状结构。 0035 图 2B 示出将包括在两个沟道列中的第一沟道 21 耦接的一个栅线。更具体而言， 在沿着第一方向 I-I延伸的至少两个沟道列中所包括的第一沟道 21 之间的间隙区域的 底部形成栅 20 的第二区域 20B。 0036 在包括如上所构造的栅线的 3D 非易失性存储器件中， 相邻存储串共享源极选择 线， 但是它们由独立的漏极选择线驱动。因此， 可以对希望的页执行编程 / 读取操作。 0037 图

25、3A 和 3B 是说明根据本发明的另一个实施例的 3D 非易失性存储器件中的栅线 的结构的立体图。 0038 如图 3A 所示， 本实施例的 3D 非易失性存储器件包括多个第一沟道 31、 多个栅 30、 以及多个栅绝缘层 32。所述多个第一沟道 31 自衬底 ( 未示出 ) 突出。栅 30 被形成为 L 形， 且包括分别形成在第一沟道31的侧壁上的第一区域30A、 以及沿第一方向I-I延伸的 第二区域 30B。栅 30 将布置在第一方向 I-I上的第一沟道 31 耦接。栅绝缘层 32 分别被 形成为包围第一沟道 31， 且分别被插入在第一沟道 31 与栅 30 之间。3D 非易失性存储器件

26、还可以包括分别填充在第一沟道 31 的中心区域中的绝缘层 33。 0039 在本实施例中， 形成在沿第一方向 I-I布置的第一沟道 31 的各个侧壁上的第 说 明 书 CN 102800695 A 7 4/11 页 8 一区域 30A 互连， 以将沿第一方向 I-I布置的第一沟道 31 耦接。更具体而言， 第一区域 30A 填充沿着第一方向 I-I布置的第一沟道 31 之间的间隙区域， 使得它们沿着第一方向 I-I延伸 ( 即， 第一区域 30A 彼此重叠 )。因此， 沿着第一方向 I-I布置的第一沟道 31 不仅可以经由第二区域 30B 耦接， 而且可以经由第一区域 30A 耦接。 0040

27、 图 3B 示出一个栅线将包括在两个沟道列中的第一沟道 31 耦接的例子。在包括上 述构造的栅线的 3D 非易失性存储器件中， 相邻的存储串共享源极选择线， 但是它们被独立 的漏极选择线驱动。因此可以对希望的页执行编程 / 读取操作。 0041 下面参照图 4A 至图 9D 描述本发明的第一至第六实施例的 3D 非易失性存储器件 的制造方法。具体地， 下面描述参照图 2A 描述的包括栅线的 3D 非易失性存储器件的一些 制造方法， 且图4A至图9D的截面图是指沿着图2A的第二方向II-II相邻的沟道21的中 心轴截取的截面。要注意的是， 这些方法同样可以适用于参照图 2B、 3A 和 3B 描

28、述的包括栅 线的 3D 非易失性存储器件的制造方法。 0042 图 4A 至 4F 是说明根据本发明的第一实施例的制造 3D 非易失性存储器件的方法 的截面图。在第一实施例中， 下面描述制造其中沿着自衬底突出的沟道层叠的多个存储器 单元的垂直沟道型的 3D 非易失性存储器件的制造方法。 0043 如图 4A 所示， 形成自衬底 40 突出的多个第一沟道 41。例如， 可以采用在衬底 40 上形成缓冲层 ( 未示出 )、 刻蚀缓冲层以形成第一沟槽、 用沟道层填充第一沟槽、 然后去除 缓冲层的方式来形成多个第一沟道 41。因此， 形成自衬底 40 突出的多个第一沟道 41。 0044 将杂质掺杂到

29、第一沟道 41 的顶部和侧壁 ( 见图 4A 的箭头 )。例如， 可以使用等离 子体掺杂工艺或离子注入工艺来掺杂杂质。通常， 非易失性存储器件的选择晶体管具有比 存储器单元高的阈值电压。为此， 在本发明中， 通过将杂质掺杂到第一沟道 41 的顶部和侧 壁来控制选择晶体管的阈值电压。 0045 如图 4B 所示， 在其上形成有多个第一沟道 41 的所得结构的整个表面之上形成第 一栅绝缘层 42 和第一导电层 43。使用第一导电层 43 来形成第一栅。形成在多个第一沟 道 41 的侧壁上的第一导电层 43 的导电层 43-1 形成第一栅的第一区域。形成在彼此相邻 的第一沟道 41 之间的区域的底部

30、的第一导电层 43 的导电层 43-2 形成第一栅 ( 即， 栅线 ) 的第二区域。因此， 通过控制第一导电层 43 的沉积厚度 ( 也见图 2A 和图 3A)， 形成在沿着 第一方向 I-I布置的第一沟道 41 的侧壁上的第一区域可以彼此耦接或分开。 0046 在第一导电层 43 上形成第一层间绝缘层 44。 0047 如图 4C 所示， 执行平坦化工艺， 直至多个第一沟道 41 的顶表面暴露出来为止。暴 露在平坦化后的所得结构的顶部上的第一导电层 43 被凹陷特定的深度。 0048 在图 4C 中， 用附图标记 “44A” 表示经由平坦化工艺刻蚀的第一层间绝缘层， 用附 图标记 “42A”

31、 表示经由平坦化工艺刻蚀的第一栅绝缘层， 以及用附图标记 “43A” 表示被凹 陷特定深度的第一导电层。 0049 如图 4D 所示， 在已执行了凹陷工艺的整个表面之上交替地形成多个第二层间绝 缘层 45 和多个第二导电层 46。使用第二导电层来形成字线且每个第二导电层都可以由多 晶硅层形成。 0050 在多个第二层间绝缘层 45 和多个第二导电层 46 上形成缓冲层 47。缓冲层 47 用 来保护将要形成第二栅的区域。 缓冲层47可以由氧化物层或氮化物层形成， 或者缓冲层47 说 明 书 CN 102800695 A 8 5/11 页 9 可以具有氧化物层与氮化物层的层叠结构。 0051 通

32、过刻蚀缓冲层 47、 多个第二层间绝缘层 45 和多个第二导电层 46 来形成多个第 二沟槽。在所述多个第二沟槽中的每个的内壁上形成电荷阻挡层、 电荷陷阱层和隧道绝缘 层48。 在其上形成有电荷阻挡层、 电荷陷阱层和隧道绝缘层48的各个第二沟槽内形成多个 第二沟道 49。因此， 形成了与多个第一沟道 41 耦接的多个第二沟道 49 和沿着每个第二沟 道 49 层叠的多个存储器单元。 0052 如图 4E 所示， 在去除缓冲层 47 之后， 去除包围多个第二沟道 49 的上侧壁的电荷 阻挡层、 电荷陷阱层和隧道绝缘层48。 在图4E中， 在去除工艺之后保留下来的电荷阻挡层、 电荷陷阱层和隧道绝缘

33、层 48 整体用附图标记 “48A” 标记。 0053 在去除电荷阻挡层、 电荷陷阱层和隧道绝缘层 48 之后暴露出的多个第二沟道 49 的顶部和侧壁被掺杂杂质 ( 见图 4E 的箭头 )。 0054 如图 4F 所示， 在其中已掺杂杂质的所得结构的整个表面之上形成第二栅绝缘层 50 和第三导电层 51。在第三导电层 51 上形成第三层间绝缘层 52。在执行平坦化工艺直至 多个第二沟道 49 的顶表面暴露出来为止之后， 暴露在平坦化后的所得结构的顶部上的第 三导电层 51 被凹陷特定的深度。在凹陷后的所得结构的整个表面上形成第四层间绝缘层 53。 0055 通过刻蚀彼此相邻的第二沟道49之间的

34、第四层间绝缘层53、 第三层间绝缘层52、 第三导电层51、 第二栅绝缘层50、 多个第二层间绝缘层45、 多个第二导电层46、 第一层间绝 缘层 44A、 第一导电层 43A、 以及第一栅绝缘层 42A 来形成多个第一缝隙。 0056 因此， 形成了每个都具有 L 形状的多个第一栅 43B、 多个字线 46A 和每个都具有 L 形状的多个第二栅 51。第一栅 43B 可以形成下选择线 ( 即， 源极选择线 )， 而第二栅 51 可 以形成上选择线 ( 即， 漏极选择线 )。 0057 在图 4F 中， 用附图标记 “45A” 表示在形成第一缝隙的工艺中刻蚀的多个第二层间 绝缘层， 用附图标记

35、 “44B” 表示在形成第一缝隙的工艺中刻蚀的第一层间绝缘层， 以及用附 图标记 “42B” 表示在形成第一缝隙的工艺中刻蚀的第一栅绝缘层。 0058 可以将经由刻蚀的表面 ( 即， 多个第一缝隙的内壁 ) 暴露出来的多个第一栅 43B、 多个字线 46A 和多个第二栅 51 硅化。 0059 第一示例性实施例， 可以容易地控制下选择晶体管和上选择晶体管的阈值电压， 因为杂质被掺杂到第一沟道 41 和第二沟道 49 的顶部。 0060 图 5A 至图 5F 是说明根据本发明的第二实施例的制造 3D 非易失性存储器件的方 法的截面图。在第二实施例中， 下面描述制造沿着自衬底突出的沟道层叠的多个存

36、储器单 元的垂直沟道型的 3D 非易失性存储器件的方法。 0061 如图 5A 所示， 在形成自衬底 60 突出的多个第一沟道 61 之后， 将杂质掺杂到第一 沟道 61 的顶部和侧壁。 0062 在其上形成有多个第一沟道 61 的所得结构的整个表面之上形成第一栅绝缘层 62 和第一牺牲层 63。在第一牺牲层 63 上形成第一层间绝缘层 64。使用第一牺牲层 63 来保 护要在后续工艺中形成的第一栅的区域， 并且第一牺牲层 63 可以是氮化物层。 0063 如图 5B 所示， 执行平坦化工艺直至多个第一沟道 61 的顶表面暴露出来为止。将 在平坦化后所得结构的顶部上暴露出的第一牺牲层 63 凹

37、陷特定的深度。 说 明 书 CN 102800695 A 9 6/11 页 10 0064 在图 5B 中， 用附图标记 “64A” 表示经由平坦化工艺刻蚀的第一层间绝缘层， 用附 图标记 “62A” 表示经由平坦化工艺刻蚀的第一栅绝缘层， 以及用附图标记 “63A” 表示被凹 陷特定深度的第一牺牲层。 0065 在已经执行了凹陷工艺的整个表面之上交替地形成多个第二层间绝缘层 65 和多 个第二牺牲层 66。第二牺牲层用来保护供字线用的区域， 且第二牺牲层每个都可以由氮化 物层形成。 0066 在多个第二层间绝缘层 65 和多个第二牺牲层 66 上形成缓冲层 ( 未示出 )。通过 刻蚀缓冲层、

38、 多个第二层间绝缘层 65 和多个第二牺牲层 66 来形成多个第二沟槽。在所述 多个第二沟槽中的每个的内壁上形成电荷阻挡层、 电荷陷阱层和隧道绝缘层 67。在其上形 成有电荷阻挡层、 电荷陷阱层和隧道绝缘层 67 的各个第二沟槽内形成多个第二沟道 68。 0067 在去除缓冲层之后， 将形成为包围多个第二沟道 68 的上侧壁的电荷阻挡层、 电荷 陷阱层和隧道绝缘层 67 去除。在去除电荷阻挡层、 电荷陷阱层和隧道绝缘层 67 之后， 将杂 质掺杂到暴露出来的多个第二沟道 68 的顶部和侧壁 ( 见图 5B 中的箭头 )。 0068 如图 5C 所示， 在已掺杂了杂质的所得结构的整个表面之上形成

39、第二栅绝缘层 69 和第三牺牲层 70。在第三牺牲层 70 上形成第三层间绝缘层 71。使用第三牺牲层 70 来保 护要在后续工艺中形成的供第二栅用的区域。 0069 接着， 执行平坦化工艺直至多个第二沟道 68 的顶表面暴露出来为止。将在平坦化 的所得结构的顶部暴露出的第三牺牲层 70 凹陷特定的深度。在凹陷结果的整个表面上形 成第四层间绝缘层 72。 0070 如图 5D 所示， 通过刻蚀彼此相邻的第二沟道 68 之间的第四层间绝缘层 72、 第三 层间绝缘层71、 第三牺牲层70、 第二栅绝缘层69、 多个第二层间绝缘层65、 多个第二牺牲层 66、 第一层间绝缘层 64A、 第一牺牲层

40、 63A、 以及第一栅绝缘层 62A 来形成多个第一缝隙。 0071 通过去除经由多个第一缝隙的内壁暴露出来的第一牺牲层 63A、 多个第二牺牲层 66 和第三牺牲层 70 来形成每个都具有 L 形状的多个第一栅区域、 多个字线区域、 以及每个 都具有 L 形状的多个第二栅区域。在图 5D 中， 用附图标记 “72A” 表示经刻蚀的第四层间绝 缘层， 用附图标记 “71A” 表示经刻蚀的第三层间绝缘层， 用附图标记 “69A” 表示经刻蚀的第 二栅绝缘层， 用附图标记 “65A” 表示多个经刻蚀的第二层间绝缘层， 用附图标记 “64B” 表示 经刻蚀的第一层间绝缘层， 以及用附图标记 “62B

41、” 表示经刻蚀的第一栅绝缘层。 0072 如图 5E 所示， 在所得结构的整个表面上形成导电层 73 以填充所述多个第一栅区 域、 所述多个字线区域以及所述多个第二栅区域。导电层 73 可以是多晶硅层或金属层。 0073 如图 5F 所示， 刻蚀形成在多个第一缝隙的内壁上的导电层 73， 使得每个都具有 L 形状的多个第一栅、 多个字线、 以及每个都具有 L 形状的多个第二栅彼此分开。 0074 因此， 形成每个都具有 L 形状的多个第一栅 73A、 多个字线 73B、 以及每个都具有 L 形状的多个第二栅 73C。 0075 如果导电层 73 是多晶硅层， 可以将经由所述多个第一缝隙的内壁暴

42、露出来的多 个第一栅 73A、 多个字线 73B 和多个第二栅 73C 硅化。 0076 根据第二实施例， 可以容易地控制下选择晶体管和上选择晶体管的阈值电压， 因 为杂质被掺杂到第一沟道 61 和第二沟道 68 的顶部。另外， 由于形成了每个都具有 L 形状 的第一栅73A以及每个都具有L形状的第二栅73C， 可以防止第一栅73A和第二栅73C在将 说 明 书 CN 102800695 A 10 7/11 页 11 字线彼此分开的过程中被完全去除。 0077 另外， 第一栅绝缘层62和第二栅绝缘层69每个都可以由氧化物层形成。 如果栅绝 缘层是由电荷阻挡层、 电荷陷阱层和隧道绝缘层形成， 则

43、选择晶体管的阈值电压会上升， 或 者存储器单元的阈值电压分布会变宽， 因为电子被俘获在电荷陷阱层或从电荷陷阱层解除 俘获。然而， 根据第二实施例， 可以通过利用氧化物层形成栅绝缘层来防止上述现象发生。 0078 图 6A 至 6D 是说明根据本发明的第三实施例的制造 3D 非易失性存储器件的方法 的截面图。 具体地， 在第三实施例中， 下面描述沿着自衬底突出的沟道层叠多个存储器单元 的垂直沟道型 3D 非易失性存储器件的制造方法。 0079 如图 6A 所示， 在形成自衬底 80 突出的多个第一沟道 81 之后， 将杂质掺杂到第一 沟道 81 的顶部和侧壁。在形成有多个第一沟道 81 的所得结

44、构的整个表面上形成第一牺牲 层 82， 以及在第一牺牲层 82 上形成第一层间绝缘层 83。接着， 执行平坦化工艺， 直至多个 第一沟道 81 的顶表面暴露出来为止。将暴露在平坦化所得结构的顶部的第一牺牲层 82 凹 陷特定的深度。 0080 在凹陷的所得结构的整个表面之上交替地形成多个第二层间绝缘层 84 和多个第 二牺牲层85。 在多个第二层间绝缘层84和多个第二牺牲层85之上形成缓冲层(未示出)。 通过刻蚀缓冲层、 多个第二层间绝缘层 84 和多个第二牺牲层 85 来形成多个第二沟槽。在 多个第二沟槽中形成多个第二沟道 86。 0081 通过去除缓冲层来暴露出多个第二沟道 86 的顶部，

45、 将杂质掺杂到多个第二沟道 86 的暴露的顶部和侧壁。在其中掺杂杂质的所得结构的整个表面上形成第三牺牲层 87 之 后， 在第三牺牲层 87 上形成第三层间绝缘层 88。接着， 执行平坦化工艺直至多个第二沟道 86 的顶表面暴露出来为止， 且将暴露在平坦化所得结构的顶部上的第三牺牲层 87 凹陷特 定的深度。在凹陷结果的整个表面上形成第四层间绝缘层 89。 0082 如图6B所示， 通过刻蚀彼此相邻的第二沟道86之间的第四层间绝缘层89、 第三层 间绝缘层88、 第三牺牲层87、 多个第二层间绝缘层84、 多个第二牺牲层85、 第一层间绝缘层 83、 以及第一牺牲层 82， 来形成多个第一缝隙

46、。 0083 通过去除经由多个第一缝隙的内壁暴露出的第一牺牲层 82、 多个第二牺牲层 85 和第三牺牲层 87， 来形成每个都具有 L 形状的多个第一栅区域、 多个字线区域和每个都具 有 L 形状的多个第二栅区域。 0084 如图 6C 所示， 在其中形成了每个都具有 L 形状的多个第一栅区域、 多个字线区域 和每个都具有 L 形状的多个第二栅区域的所得结构的整个表面上形成由附图标记 90 整体 表示的电荷阻挡层、 电荷陷阱层和隧道绝缘层。 在其中形成有电荷阻挡层、 电荷陷阱层和隧 道绝缘层90的所得结构的整个表面上形成导电层91， 以填充每个都具有L形状的多个第一 栅区域、 多个字线区域、

47、 和每个都具有 L 形状的多个第二栅区域。导电层 91 可以是多晶硅 层或金属层。 0085 如图 6D 所示， 刻蚀形成在多个第一缝隙的内壁上的导电层 91， 使得每个都具有 L 形状的多个第一栅、 多个字线、 和每个都具有 L 形状的多个第二栅彼此分开。 0086 因此， 形成了每个都具有 L 形状的多个第一栅 91A、 多个字线 91B 和每个都具有 L 形状的多个第二栅 91C。 0087 如果导电层 91 是多晶硅层， 则可以将经由多个第一缝隙的内壁暴露出的每个都 说 明 书 CN 102800695 A 11 8/11 页 12 具有 L 形状的多个第一栅 91A、 多个字线 91

48、B、 和每个都具有 L 形状的多个第二栅 91C 进行 硅化。 0088 根据第三实施例， 可以容易地控制下选择晶体管和上选择晶体管的阈值电压， 因 为杂质被掺杂到第一沟道 81 的顶部和第二沟道 86 的顶部。另外， 由于形成了每个都具有 L 形状的第一栅 91A 和每个都具有 L 形状的第二栅 91C， 则可以在将字线彼此分开的过程中 防止第一栅 91A 和第二栅 91C 被完全去除。 0089 图 7A 至图 7F 是说明根据本发明的第四实施例的制造 3D 非易失性存储器件的方 法的截面图。 0090 如图7A所示， 在衬底100上形成绝缘层101之后， 在绝缘层101上形成导电层110

49、。 导电层 110 用来形成管道晶体管的栅且可以是已被掺杂 N 型杂质的多晶硅层。 0091 在通过刻蚀导电层110形成第一沟槽之后， 在第一沟槽中填充第一牺牲层111。 第 一牺牲层 111 可以是氮化物层。每个第一沟槽用来形成 U 形沟道的管道沟道。 0092 在其中填充有第一牺牲层 111 的所得结构之上交替地形成多个第一层间绝缘层 112 和多个第一导电层 113。优选的是， 通过考虑要沿着 U 形沟道层叠的存储器单元的数目 来决定第一层间绝缘层 112 和第一导电层 113 的数目。第一导电层 113 用来形成字线且可 以是多晶硅层。 0093 在多个第一层间绝缘层 112 和多个第一导电层 113 之上形成缓冲层 114。 0094 如图 7B 所示， 通过刻蚀缓冲层 114、 多个第一层间绝缘层 112 和多个第一导电层 113 来形成与第一沟槽耦接的第二沟槽。至少