并行路径分频器电路.pdf

并行路径分频器（PPFD）包括低功率分频器和高速锁存器。将所述PPFD的输入节点上呈现的振荡输入信号的第一部分传输给所述分频器，并且将第二部分传输给所述锁存器。所述分频器产生分频使能信号，将该分频使能信号传输给所述锁存器。所述锁存器基于所述振荡输入信号和所述使能信号来产生降频输出信号。只要使能信号上的相位噪声小于振荡输入信号的振荡周期的一半，输出信号就对使能信号上呈现的相位噪声不敏感。因为低功率分频器所产生的噪声没有传播给PPFD所产生的输出信号，所以PPFD以相对较低功耗产生低噪声的分频信号。

权利要求书一种分频器，包括：第一振荡输入节点；低功率分频器，其耦合到所述第一振荡输入节点，其中所述低功率分频器响应于所述第一振荡输入节点上呈现的振荡输入信号来产生第一使能信号；以及高速锁存器，其耦合到所述第一振荡输入节点和所述低功率分频器，其中所述高速锁存器响应于所述振荡输入信号和所述第一使能信号来产生输出信号，其中所述输出信号是自所述振荡输入信号分频而来的。如权利要求1所述的分频器，其中，所述低功率分频器包括：第一分频器电路，其耦合到所述第一振荡输入节点和第二振荡输入节点，其中所述第一分频器电路响应于所述第一振荡输入节点和所述第二振荡输入节点上呈现的差分输入信号来产生所述第一使能信号和第二使能信号；以及第二分频器电路，其耦合到所述第一振荡输入节点和所述第二振荡输入节点，其中所述第二分频器电路响应于所述第一振荡输入节点和所述第二振荡输入节点上呈现的所述差分输入信号来产生第三使能信号和第四使能信号；以及其中，所述高速锁存器包括：第一锁存电路，其耦合到所述第二振荡输入节点和所述第一分频器电路，其中所述第一锁存电路响应于所述第一使能信号和所述第二使能信号来产生第一差分输出信号；以及第二锁存电路，其耦合到所述第一振荡输入节点并且耦合到所述第二分频器电路，其中所述第二锁存电路响应于所述第三使能信号和所述第四使能信号来产生第二差分输出信号。如权利要求2所述的分频器，其中，所述第一差分输出信号是同相（I）差分输出信号，其中，所述第二差分输出信号是正交（Q）差分输出信号，并且其中所述I差分输出信号和所述Q差分输出信号是相位正交的。如权利要求2所述的分频器，其中，所述低功率分频器包括：第一三态反相器、第二三态反相器、以及反相器，所述第一三态反相器包括输入引线、第一控制输入引线、第二控制输入引线、输出节点，所述第二三态反相器包括输入引线、第一控制输入引线、第二控制输入引线、输出节点，所述反相器包括输入引线和输出节点，其中，所述第一三态反相器的输出节点耦合到所述第二三态反相器的输入引线，其中，所述第二三态反相器的输出节点耦合到所述反相器的输入引线，其中，所述反相器的输出节点耦合到所述第一三态反相器的输入引线，其中，所述第一使能信号呈现在所述第二三态反相器的输出节点上，并且其中，所述第二使能信号呈现在所述反相器的输出节点上。如权利要求4所述的分频器，其中，所述第一三态反相器的第一控制输入引线和所述第二三态反相器的第二控制输入引线耦合到所述第二振荡输入节点，并且其中所述第一三态反相器的第二控制输入引线和所述第二三态反相器的第一控制输入引线耦合到所述第一振荡输入节点。如权利要求2所述的分频器，其中，所述高速锁存器包括第一N‑沟道晶体管、第二N‑沟道晶体管、以及P‑沟道晶体管，其中，所述P‑沟道晶体管的栅极耦合到所述第二三态反相器的输出节点，其中，所述P‑沟道晶体管的漏极耦合到所述第一N‑沟道晶体管的源极，其中，所述第一N‑沟道晶体管的漏极耦合到所述第二N‑沟道晶体管的源极，其中，所述第一N‑沟道晶体管和所述第二N‑沟道晶体管的栅极耦合到所述第二振荡输入节点，并且其中所述第一N‑沟道晶体管的漏极耦合到所述高速锁存器的第一输出节点。如权利要求1所述的分频器，其中，将所述第一振荡节点处的所述振荡输入信号的第一部分传输给所述低功率分频器，并且其中，将所述振荡输入信号的第二部分传输给所述高速锁存器。如权利要求7所述的分频器，其中，所述振荡输入信号的所述第一部分小于所述振荡输入信号的所述第二部分。如权利要求1所述的分频器，其中，所述振荡输入信号以第一频率进行振荡，其中，所述第一使能信号以第二频率进行振荡，并且其中，所述第一频率是所述第二频率的两倍。如权利要求9所述的分频器，其中，所述输出信号以所述第二频率并且25%的占空比进行振荡。如权利要求1所述的分频器，其中，所述第一使能信号延迟大于所述振荡输入信号的振荡周期的25%，并且其中所述输出信号延迟小于所述振荡输入信号的振荡周期的10%。如权利要求1所述的分频器，其中，所述振荡输入信号向所述高速锁存器的至多两个晶体管提供电流，以产生所述输出信号。一种方法，包括：基于振荡输入信号的电流的第一部分来产生使能信号，其中所述使能信号是自所述振荡输入信号降频而来的；将所述使能信号传输给高速锁存器；以及基于所述振荡输入信号的电流的第二部分和所述使能信号来产生输出信号，其中，所述输出信号是自所述振荡输入信号降频而来的。如权利要求13所述的方法，其中，所述使能信号的产生是由低功率分频器电路执行的，并且其中，所述输出信号的产生是由所述高速锁存器执行的。如权利要求13所述的方法，其中，所述输出信号的产生包括：响应于所述振荡输入信号的所述第二部分的数字高状态和所述使能信号的数字高状态来将所述高速锁存器的输出节点上呈现的电压锁存为第一电压状态。如权利要求13所述的方法，其中，所述输出信号上呈现的相位噪声小于所述使能信号上呈现的相位噪声。如权利要求13所述的方法，其中，所述使能信号上呈现的相位噪声大于所述振荡输入信号的振荡周期的10%。如权利要求13所述的方法，其中，所述振荡输入信号的所述第二部分向所述高速锁存器的至多两个晶体管提供电流，以产生所述输出信号。一种分频器，包括：振荡输入节点，其接收所述分频器上的第一振荡输入信号；以及用于按固定整数对所述第一振荡输入信号进行分频从而产生分频输出信号的模块，其中，所述模块包括低功率分频器和高速锁存器，所述低功率分频器接收所述振荡输入信号的第一部分，所述高速锁存器接收所述振荡输入信号的第二部分。如权利要求19所述的分频器，其中，所述低功率分频器耦合到所述高速锁存器，其中所述低功率分频器产生传输给所述高速锁存器的已分频的使能信号，并且其中，所述高速锁存器基于所述振荡输入信号的所述第二部分和所述使能信号来产生所述分频输出信号。如权利要求19所述的分频器，进一步包括：第二振荡输入节点，其接收所述分频器上的第二振荡输入信号，其中所述第一振荡输入信号和所述第二振荡输入信号是差分输入信号，其中，所述分频输出信号是同相（I）差分输出信号，并且其中，所述模块对所述第二振荡输入信号进行分频从而产生正交（Q）差分输出信号。

说明书并行路径分频器电路
技术领域
所公开的实施例一般涉及分频器，包括在无线通信系统中可操作的分频器。
背景技术
对于某些应用（例如，无线通信系统），包括分频器电路是有用的。在一个示例中，分频器接收振荡输入信号，对该输入信号进行分频，并且产生降频（divided‑down）的振荡输出信号。该分频的特征是按整数进行分频。在无线通信系统内，分频器将频率使用看作无线电收发机（发射机/接收机）的一部分。在一个示例中，在无线电收发机内，分频器可以用于从本地振荡器（LO）接收振荡信号，对该振荡信号进行降频，并且产生两个更低频率的输出信号：差分同相（I）输出信号和差分正交（Q）输出信号。输出信号I和Q的频率可以例如是输入信号的频率的一半。Q输出信号具有与I输出信号相同的频率，但是相对于I输出信号偏转了90度相位。这样一来，差分输出信号I和Q被称为相位正交。可以将该组降频输出信号例如提供给无线电收发机的接收链中的混频器。这仅仅是分频器在无线通信系统内的一种应用。分频器还可以用于本地振荡器内的锁相环内，或者可以用于在无线通信系统电路内的其它地方对信号进行分频。
图1（现有技术）是一种分频器电路1的视图。分频器1包括：用于对差分输入信号LO进行分频的分频器电路2、以及用于产生具有25%占空比的降频信号的电路3。分频器1接收差分输入信号LO，该差分输入信号LO包含导线4上的信号LO+和导线5上的信号LO‑。分频器1产生两个差分输出信号：I和Q。差分输出信号I包含导线6上的信号I+和导线7上的信号I‑。差分输出信号Q包含导线8上的信号Q+和导线9上的信号Q‑。分频器2接收输入信号LO，并且对输入信号LO进行分频。电路3从分频器2接收信号，而不接收输入信号LO。在这种方式中，分频器2和电路3是串联布置的。在一个示例中，分频器2可操作以用于按整数2对输入信号LO进行分频并且产生50%占空比的、相位正交的输出信号。电路3可操作以用于产生25%占空比的、相位正交的输出信号。因为分频器2和电路3是串联布置的，分频器2所产生的噪声通过电路3传播到输出信号I和Q。虽然，图1的电路在某些应用中良好地运转，但是它有局限性。在一个示例中，如图1中所示的分频器消耗了大于20毫安的电流来执行四分频操作，以便产生在小于10皮秒的相位噪声规范内的差分输出信号I和Q。
在实际电路设计中，来自本地振荡器的输入信号是通过长度通常超过1毫米的信号线来传输的。在该距离上，沿着这条线的功率损耗有使振荡信号的幅度衰减的倾向。为了克服这些损耗并且向分频器传送轨对轨（rail to rail）信号，本地振荡器必须发送更强的信号，其导致非期望的功耗水平。在应用中（例如，在电池供电的蜂窝电话的无线电收发机中），其可能期望操作如下分频器：该分频器接收已衰减的振荡输入信号并且产生具有极小功耗的、低相位噪声的、轨到轨I和Q信号。
发明内容
并行路径分频器（PPFD）包括低功率分频器电路和高速锁存电路。将所述PPFD的输入节点上呈现的输入信号的第一部分传输给所述分频器电路，并且将第二部分传输给所述锁存电路。所述分频器电路产生传输给所述锁存电路的被分频的使能信号。所述锁存电路产生已降频的输出信号，只要使能信号上的相位噪声小于输入信号的振荡周期的一半，该已降频的输出信号就对使能信号上呈现的相位噪声不敏感。因为低功率分频器所产生的噪声没有传播给PPFD所产生的输出信号，所以PPFD以相对较低功耗产生低噪声的分频信号。
在一个实施例中，所述PPFD包含两个低功率分频器电路和两个高速锁存电路。每个分频器电路接收差分输入信号的一部分，按整数值对所述输入信号进行分频，并且输出差分使能信号。差分使能信号的第一部分是由所述第一分频器电路所产生的同相（I）差分使能信号。差分使能信号的第二部分是由所述第二分频器电路所产生的正交（Q）差分使能信号。所述I使能信号和Q使能信号彼此相位相差大约90度，因而是相位正交的。将所述I差分使能信号传输给第一高速锁存电路。所述第一高速锁存器还接收所述差分输入信号的一部分并且产生降频的输出信号I。将所述Q差分使能信号传输给第二高速锁存电路。第二高速锁存器还接收所述差分输入信号的一部分，并且产生降频输出信号Q。所述I和Q输出信号彼此相位相差大约90度，因而是相位正交的。
因为将差分输入信号的一部分传输给低功率分频器电路并且将剩余部分传输给高速锁存电路，将输入信号分割成两个并行路径。每个高速锁存电路基于所述差分输入信号的一部分和低功率分频器电路所产生的使能信号来产生输出信号。通过锁存电路的操作，产生对低功率分频器所产生的使能信号上呈现的相位噪声不敏感的分频输出信号。由于这个原因，可以由消耗较小功率的相对较小的晶体管来构建低功率分频器电路，并且能够利用相对较小的输入电流来驱动该低功率分频器电路以产生轨到轨输出信号。此外，高速锁存电路可以构建为消耗相对较少量的功率，因为它们需要相对较少的晶体管来实现相对较简单的锁存功能。在一个示例中，每个分频器包括两个三态反相器、以及配置为作为D‑锁存电路进行操作的反相器。在同一示例中，每个高速锁存电路仅包括配置为作为锁存电路进行操作的三个晶体管。
在第二实施例中，每个分频器电路是可编程的。每个可编程的低功率分频器操作以按可选择的整数值N对差分输入信号LO进行分频。在一个示例中，可编程分频器在一个配置中按因子2、在另一个配置中按因子4，来对差分输入信号LO进行分频。可选择的整数值N是由二进制数字选择信号确定的。基于该选择信号数值，每个分频器配置为按所期望的整数值来对差分输入信号LO进行分频。
上述内容是概述，因而必然包括对细节的简化、概括以及省略；所以，本领域技术人员将会明白，该概述仅仅是示意性的，且并非旨在以任何方式进行限制。本文所描述的设备和/或方法的其它方面、创造性特征、以及优点，如权利要求所单独定义的，在本文所述的非限制性详细描述中将会变得清楚。
附图说明
图1（现有技术）是包括串联布置的分频器电路的分频器的视图。
图2是根据一个新颖方面，采用分频器113的移动通信设备100的简化视图。
图3是图2的RF收发机集成电路102的更详细的视图。
图4是图3的RF收发机集成电路102的接收链108内的分频器113的操作的视图。
图5是图4的RF收发机集成电路102的接收链108的并行路径分频器113的详细视图。
图6是配置为根据差分输入信号来产生降频差分输出信号的并行路径分频器113的详细视图。
图7是图6的低功率分频器132和高速锁存电路134的更详细的视图。
图8是图7的低功率分频器132和高速锁存电路134的输入波形和输出波形的图示。
图9是图6的低功率分频器133和高速锁存电路135的更详细的视图。
图10是图9的低功率分频器133和高速锁存电路135的输入波形和输出波形的图示。
图11是图6的并行路径分频器113的输入波形和输出波形的图示。
图12是并行路径分频器113的第二实施例的图示。
图13是图12的并行路径分频器113的可编程低功率分频器132的图示。
图14是根据一个方面的方法的流程图。
具体实施方式
图2是移动通信设备100（例如，蜂窝电话）的非常简化的高级框图。设备100（除了图中没有示出的部分）还包括：可用于接收并且发送蜂窝电话通信的天线101、RF收发机集成电路102、以及数字基带集成电路103。
图3是图2的RF收发机集成电路102的更详细的视图。在对蜂窝电话的操作的一个很简化的解释说明中，如果蜂窝电话正在用于接收作为蜂窝电话通话的一部分的音频信息，则在天线101上接收进入传输104。信号经过双工器105和匹配网络106，并且被接收链108的低噪声放大器（LNA）107放大。在经过混频器109下变频之后并且经过基带滤波器110滤波之后，将信息传输给数字基带集成电路103以进行模数转换并且在数字域中进一步处理。作为下变频处理的一部分，混频器109接收由分频器113所产生的降频振荡信号LO1/N，并且使用该信号来对接收链108所处理的信息进行下变频。被称为降频振荡信号LO1/N的信号实际上包括两个差分信号：I和Q。差分信号I和Q中的每一个是在一组两条导线上传输的。分频器113近距离物理靠近接收链108的电路。分频器113接收本地振荡器信号LO1，按整数N对该信号进行分频，并且输出降频振荡信号LO1/N。本地振荡器信号LO1是由本地振荡器111产生的。LO1可以例如是通过两条导线传输的差分信号。在其它示例中，LO1可以是通过单条导线传输的单端信号。LO1通过长的、“有损耗的”线112传输到分频器113。如下面阐述的，信号LO1在长的、“有损耗的”线112上传输期间遭受寄生功率损耗。这些损耗使LO1的峰到峰信号幅度以及LO1的高频分量衰减。
另一方面，如果蜂窝电话100正在用于发送作为蜂窝电话通话的一部分的音频信息，则在数字基带集成电路103中将要发送的音频信息转换成模拟形式。将模拟信息提供给RF收发机集成电路102的发送链115的基带滤波器114。在滤波之后，混频器116对信号进行上变频。作为上变频处理的一部分，混频器116接收由分频器119所产生的降频振荡信号LO2/N，并且使用该信号来对发送链115所处理的信息进行上变频。所形成的上变频信号被驱动放大器120和外部功率放大器121放大。将放大信号提供给天线101，以作为输出传输122进行传输。降频振荡信号LO2/N包括两个差分信号：I和Q。分频器119接收本地振荡器信号LO2，按整数因子N对该信号进行分频，并且输出降频振荡信号LO2/N。本地振荡器信号LO2是由本地振荡器117产生的。LO2可以例如是通过两条导线传输的差分信号。在其它示例中，LO2可以是通过单条导线传输的单端信号。LO2通过长的、“有损耗的”线118传输到分频器119，该分频器119位于近距离靠近发送链115的电路的位置。在通过长的、“有损耗的”线118传输期间，信号LO2遭受寄生功率损耗，使其峰到峰幅度和高频分量衰减。
图4更加详细地描绘了在图3的RF收发机集成电路102的接收链108的本地振荡器（LO）路径128内、从本地振荡器111到混频器109的振荡信号的传输。本地振荡器111包括压控振荡器（VCO）123和输出缓存器124。VCO 123产生具有振荡频率特征的正弦振荡信号。在一个示例中，VCO123产生以大约4Ghz振荡的正弦信号。输出缓存器124对VCO 123的输出信号进行放大并且转换为差分信号LO。差分信号LO包含在导线126上传输的信号LO+和在导线129上传输的信号LO‑。如图所示，在输出缓存器124的输出端处，信号LO近似于以VCO 123所产生的正弦振荡信号的振荡频率进行振荡的方波。LO路径128的长的、“有损耗的”线112包括对信号LO+进行传输的导线126和对信号LO‑进行传输的导线129。在其它示例中，本地振荡器111可以产生单端信号，并且线112可以仅包括对单端输入信号进行传输的单条导线。在无线通信系统（例如，电池供电的蜂窝电话）中，本地振荡器111向各种子电路提供振荡信号。因此，构建近距离物理靠近每个子电路的本地振荡器111是不太可能的。结果，本地振荡器111通常没有近距离物理靠近接收链108的分频器113。例如，长的、“有损耗的”线112的长度为1毫米或更长。由于该长度，通过线112传输的振荡信号成为多个功率损耗构件的牺牲品。与芯片衬底（die substrate）的电容耦合对通过线112传输的高频振荡信号具有低通滤波效果。电磁辐射损耗也使通过线112传输的高频信号的幅度衰减，并且线112的充电/放电导致1/2cv2f损耗。由于其长度，线112表现得像天线，通过线112传输的高频信号遭受辐射损耗。作为这些功率损耗的结果，通过线112传输的振荡信号遭受峰到峰信号幅度的衰减和高频分量的衰减。例如，在近距离物理靠近本地振荡器111所测量的、来自本地振荡器111的信号LO的波形可能近似于理想的方波。然而，在近距离靠近输入缓存器125所测量的同一信号可能在幅度和高频分量方面有所衰减。为了描述的目的，方波的转折（transition）被极大地衰减，并且在每个转折处呈现为圆角。虽然能够通过增大发射功率来克服这些功率损耗，但是这引起非期望的功耗增大。因此，与输入缓存器125结合的分频器113应当能够可靠地并且在极小功耗的情况下对已衰减的输入信号进行分频。
输入缓存器125接收通过导线126和129传输的差分信号LO。输入缓存器125根据已衰减的差分信号LO来产生方波差分信号LO。所要求的相位噪声和由输入缓存器125所产生的信号的电流水平决定了输入缓存器125所消耗的功率。随着相位噪声需求变得更严格并且随着所产生的信号的所需电流水平增大，输入缓存器125需要更大的晶体管。为了降低由输入缓存器125所消耗的功率量，分频器113应该配置为利用由输入缓存器125所提供的最小量的输入电流、在输出相位噪声规范内进行操作。在一个示例中，分频器125在小于10皮秒的输出相位噪声规范内执行四分频操作消耗了不到6毫安。
分频器113通过导线138、139、140、以及141耦合到输出缓存器127。分频器113通过导线136和137耦合到输入缓存器125。分频器113接收包含导线136上的信号LO+和导线137上的信号LO‑的差分输入信号LO。分频器113通过按整数N对输入信号LO进行分频来产生降频输出信号LO/N。LO/N包括两个差分输出信号I和Q。差分输出信号I包含导线138上的信号I+和导线139上的信号I‑。差分输出信号Q包含导线140上的信号Q+和导线141上的信号Q‑。整体地，I+、I‑、Q+、以及Q‑是相位正交的四个降频振荡信号。如下面所阐述的，所有四个信号近似于输入波形LO的分频版本，但是这四个信号表示中的每一个具有约90度相位差的特点。
将输出缓存器127耦合到混频器109。混频器109包括具有反相器电路的缓存级。基于反相器的混频器缓存级是针对它们的功率有效的操作特性而使用的。然而，它们需要近似于轨到轨输入波形来可靠地操作。因此，采用输出缓存器127来产生差分输出信号I和Q，所述差分输出信号I和Q近似于理想的轨到轨幅度波形来可靠地驱动混频器109。在操作中，输出信号I+、I‑、Q+、以及Q‑在几十毫伏的电路供电电压内的最大电压VDD与几十毫伏的电路接地电压内的最小电压VSS之间振荡。当被来自输出缓存器127的输出信号I+、I‑、Q+、以及Q‑驱动时，混频器109的混频器缓存级可靠地操作。
图5是图3的RF收发机集成电路102的接收链108的并行路径分频器（PPFD）113的图示。PPFD 113包括低功率分频器电路130、高速锁存电路131、输入节点180、以及输出引线187。低功率分频器130通过导线188耦合到高速锁存器131。输出引线187耦合到高速锁存器131。输入节点180通过导线181耦合到低功率分频器130。输入节点180还通过导线183耦合到高速锁存器131。将输入节点180上呈现的输入信号LO的电流分为两部分：信号部分182和信号部分184。通过导线181将信号182传输给低功率分频器130，并且通过导线183将信号184传输给高速锁存器131。低功率分频器130接收信号182并且产生使能信号185，该使能信号185通过导线188传输给高速锁存器131。使能信号185是自LO降频到较低频率而来的。在一个示例中，低功率分频器130按二分频对输入信号LO进行分频。高速锁存器131接收信号184和使能信号185两者，并且产生通过输出引线187传输的降频输出信号186。通过这种方式，将输入信号LO分割成两个并行部分。低功率分频器130对第一部分182进行降频以产生使能信号185。与针对输出信号186的相位噪声的规范相比较，使能信号185符合对相位噪声的宽松规范。例如，使能信号185上呈现的相位噪声可以达到输入信号LO的振荡周期的一半。对于4Ghz的输入频率而言，在使能信号185上呈现的相位噪声可以是如250皮秒那样大，而不是在输出信号186上呈现的不到10皮秒的相位噪声的规范。在一个示例中，使能信号可能延迟大于输入信号LO的振荡周期的25%，而输出信号延迟小于输入信号LO的振荡周期的10%。由于对相位噪声的这种相对较宽松的规范，可以由消耗较小功率的相对较小的晶体管来构建低功率分频器130，并且能够利用相对较小的输入电流来驱动该低功率分频器130以产生轨到轨输出信号。因此，信号182的电流水平可以更小，从而降低输入缓存器125的功率需求。将第二部分（信号184）直接传输给高速锁存器131。信号184驱动了不太容易受到噪声源影响的相对较大的晶体管。例如，输出信号186上呈现的相位噪声可能小于10皮秒。因为高速锁存器131是简单的锁存电路而非复杂的分频器电路，所以需要相对较少的大晶体管。在较少的大晶体管的情况下，利用降低的供电电流和信号184的较小电流水平可以满足对输出信号186的相位噪声规范。通过高速锁存器131的锁存电路的操作，输出信号186上的相位噪声是源自于信号184上呈现的相位噪声而非使能信号185的相位噪声。由于这个原因，可以容忍使能信号185上呈现的相对较大量的相位噪声，只要该噪声水平没有超过输入信号LO的振荡周期的一半。由于这个原因，低功率分频器130的晶体管可以比高速锁存器131的晶体管小。虽然低功率分频器130包括比高速锁存器131更多的晶体管，在一个示例中，将输入信号LO的电流的大约一半引导到低功率分频器130，并且将剩余部分引导到高速锁存器130。通过这种方式，在低功率分频器与高速锁存器所消耗的输入电流之间达到平衡。在一个示例中，并行路径分频器113所消耗的总电流是串联分频器所消耗的电流的一半，从而在2GHz输出信号上实现不到10皮秒的相位噪声。
图6是图3的RF收发机集成电路102的接收链108的分频器113的更详细的视图。PPFD 113包括低功率分频器130，该低功率分频器130包括两个分频器电路（分频器132和分频器133）。PPFD 113还包括高速锁存器131，该高速锁存器131包括两个高速锁存电路（锁存器134和锁存器135）。如图所示，PPFD 113操作以对差分输入信号（LO+和LO‑）进行分频，来产生相位正交的降频输出信号（I+、I‑、Q+、Q‑）。将信号LO+通过导线126传输给振荡输入节点141。将输入节点141上呈现的信号LO+的电流分成两部分：信号部分142和信号部分143。将信号142传输给低功率分频器130的分频器132和分频器133两者。将信号143传输到锁存器135。将信号LO‑通过导线129传输给振荡输入节点144。将输入节点144上呈现的信号LO‑的电流分成两部分：信号部分145和信号部分146。将信号145传输给低功率分频器130的分频器132和分频器133两者。将信号146传输给锁存器134。通过这种方式，将差分输入信号LO分成两个并行部分。分频器132接收信号142的一部分以及信号145的一部分，并且产生使能信号EN_I+和EN_I‑。将信号EN_I+通过导线169传输给锁存器134，并且将信号EN_I‑通过导线170传输给锁存器134。使能信号EN_I+和EN_I‑中的每一个被降频。在一个示例中，分频器132对输入信号LO进行二分频。锁存器134接收使能信号EN_I+和EN_I‑以及信号146，并且产生降频输出信号：通过输出引线138传输的I+和通过输出引线139传输的I‑。类似地，分频器133接收信号142的一部分和信号145的一部分，并且产生使能信号EN_Q+和EN_Q‑。将信号EN_Q+通过导线171传输给锁存器134，并且将信号EN_Q‑通过导线172传输给锁存器135。使能信号EN_Q+和EN_Q‑中的每一个从LO降频到较低频率。在一个示例中，分频器133对输入信号LO进行二分频。锁存器135接收使能信号EN_Q+和EN_Q‑以及信号143，并且产生降频输出信号：通过输出引线140传输的Q+和通过输出引线141传输的Q‑。整体地，I+、I‑、Q+、以及Q‑是相位正交的四个降频振荡信号。
图7是PPFD 113的低功率分频器130的分频器132、高速锁存器131的锁存器134的更详细的视图。分频器132包括第一三态反相器150、第二三态反相器151、以及反相器152。三态反相器150包括：P‑沟道晶体管153（P1）、P‑沟道晶体管154（P2）、N‑沟道晶体管155（N1）、N‑沟道晶体管156（N2）、输入引线173、控制输入引线174、控制输入引线175、以及输出节点190。每个晶体管包括源极、漏极、以及栅极。P1的源极耦合到提供电压VDD的电压源。P1的漏极耦合到P2的源极。P2的漏极耦合到N1的源极和输出节点190。N1的漏极耦合到N2的源极。N2的漏极耦合到提供接地电压的电压源。控制输入引线174耦合到P2的栅极。控制输入引线175耦合到N1的栅极。晶体管P1和N2的栅极耦合到输入引线173。三态反相器151包括：P‑沟道晶体管157（P3）、P‑沟道晶体管158（P4）、N‑沟道晶体管159（N3）、N‑沟道晶体管160（N4）、输入引线176、控制输入引线177、控制输入引线178、以及输出节点191。每个晶体管包括源极、漏极、以及栅极。P3的源极耦合到提供电压VDD的电压源。P3的漏极耦合到P4的源极。P4的漏极耦合到N3的源极和输出节点191。N3的漏极耦合到N4的源极。N4的漏极耦合到提供接地电压的电压源。控制输入引线177耦合到P4的栅极。控制输入引线178耦合到N3的栅极。晶体管P3和N4的栅极耦合到输入引线176。三态反相器151的输入引线176耦合到三态反相器150的输出节点190。反相器152包括P‑沟道晶体管161（P5）、N‑沟道晶体管162（N5）、输入引线179、以及输出节点192。P5的源极耦合到提供电压VDD的电压源。P5的漏极耦合到N5的源极并且耦合到反相器152的输出节点192。N5的漏极耦合到提供接地电压的电压源。晶体管P5和N5的栅极耦合到输入引线179。反相器152的输入引线179耦合到三态反相器151的输出节点191。三态反相器150的输入引线173耦合到反相器152的输出节点192。信号LO‑的一部分是通过三态反相器150的控制输入引线174以及通过三态反相器151的控制输入引线178传输的。信号LO+的一部分是通过三态反相器150的控制输入引线175以及通过三态反相器151的控制输入引线177传输的。EN_I+呈现在三态反相器151的输出节点191处。EN_I+从分频器132的输出节点191通过导线169传输到锁存器134。EN_I‑呈现在反相器152的输出节点192处。EN_I‑从分频器132的输出节点192通过导线170传输到锁存器134。
锁存器134包括第一锁存电路197和第二锁存电路198。锁存电路197包括：P‑沟道晶体管163（P6）、N‑沟道晶体管164（N6）、N‑沟道晶体管165（N7）、输入引线195、控制输入引线169、以及输出节点193。每个晶体管包括源极、漏极、以及栅极。P6的源极耦合到提供电压VDD的电压源。P6的漏极耦合到N6的源极。N6的漏极耦合到N7的源极和输出节点193。N7的漏极耦合到提供接地电压的电压源。控制输入引线169耦合到P6的栅极。晶体管N6和N7的栅极耦合到输入引线195。通过这种方式，输入引线195上呈现的输入信号向至多两个晶体管提供电流以产生输出信号。锁存电路198包括：P‑沟道晶体管166（P7）、N‑沟道晶体管167（N8）、N‑沟道晶体管168（N9）、输入引线196、控制输入引线170、以及输出节点194。每个晶体管包括源极、漏极、以及栅极。P7的源极耦合到提供电压VDD的电压源。P7的漏极耦合到N8的源极。N8的漏极耦合到N9的源极和输出节点194。N9的漏极耦合到提供接地电压的电压源。控制输入引线170耦合到P7的栅极。晶体管N8和N9的栅极耦合到输入引线196。通过这种方式，输入引线196上呈现的输入信号向至多两个晶体管提供电流以产生输出信号。通过反相器197的控制输入引线195以及通过反相器198的控制输入引线196来传输信号LO‑的一部分。信号I+呈现在锁存器197的输出节点193处。从锁存器134的输出节点193通过导线138传输信号I+。信号I‑呈现在锁存器198的输出节点194处。从锁存器134的输出节点194通过导线139传输信号I‑。
图8描绘了由图7的分频器132和锁存器134所产生的信号的示例性波形。如针对图7所讨论的，将信号LO+和LO‑提供给分频器132，并且将LO‑提供给锁存器134。如在图7中配置的，分频器132根据信号LO+和LO‑来产生使能信号EN_I+和EN_I‑。如图8中理想地描绘的，分频器132进行操作以按因子2来对信号LO+和LO‑进行分频，以产生信号EN_I+和EN_I‑。信号EN_I+和EN_I‑是50%占空比信号，并且EN_I+和EN_I‑彼此相位相差180度。锁存器134进行操作以接收使能信号和信号LO‑，并且产生分频的、25%占空比信号I+和I‑。锁存器134以相对较高的转换速率（slew rate）进行操作，以使可能加到信号I+和I‑上的附加相位噪声的量最小化。虽然锁存器134对信号LO‑上呈现的相位噪声进行传播，但是只要使能信号上呈现的相位噪声没有超过输入信号LO‑的时钟周期的一半，它就不对使能信号EN_I+和EN_I‑上呈现的相位噪声进行传播。通过锁存器134的动作，信号I+不锁存为高，直到EN_I+为低并且信号LO‑为低为止。换句话说，当LO‑降为低时为了使I+转变为高，EN_I+必须为低。在图8中所示的理想环境下，在LO‑降为低之前的LO‑的时钟周期的一半内以及在LO‑降为低之后的LO‑的时钟周期的一半内，EN_I+为低。因此，在没有加到信号I+上呈现的相位噪声上的情况下，信号EN_I+上呈现的相位噪声可能达到信号LO‑的时钟周期的一半。类似地，在没有加到信号I‑上呈现的相位噪声上的情况下，信号EN_I‑上呈现的相位噪声可以达到信号LO‑的时钟周期的一半。
图9是PPFD 113的低功率分频器130的分频器133、高速锁存器131的锁存器135的更详细的视图。分频器133类似于分频器132。分频器133包括第一三态反相器199、第二三态反相器200、以及反相器201。锁存器135包括第一锁存电路202和第二锁存电路203。如图所示，利用差分输入信号LO来驱动分频器133的三态反相器199，该差分输入信号LO具有与分频器132的三态反相器150的差分输入信号相反的极性。类似地，利用差分输入信号LO来驱动分频器133的三态反相器200，该差分输入信号LO具有与分频器132的三态反相器151的差分输入信号相反的极性。从分频器133通过导线171向锁存电路202传输信号EN_Q+。从分频器133通过导线172向锁存电路203传输信号EN_Q‑。锁存电路202和203两者都是由信号LO+驱动的。从锁存器135的锁存电路202通过导线140传输信号Q+。从锁存器135的锁存电路203通过导线141传输信号Q‑。
图10描绘了由图9的分频器133和锁存器135所产生的信号的示例性波形。如针对图9所讨论的，将信号LO+和LO‑提供给分频器133，并且将LO+提供给锁存器135。如在图9中配置的，分频器133根据信号LO+和LO‑来产生使能信号EN_Q+和EN_Q‑。如在图10中理想地描绘的，分频器133操作以按因子2来对信号LO+和LO‑进行分频，以产生信号EN_Q+和EN_Q‑。信号EN_Q+和EN_Q‑是50%占空比信号，并且EN_Q+和EN_Q‑彼此相位相差180度。锁存器135操作以接收使能信号和信号LO+，以产生分频的、25%占空比信号Q+和Q‑。锁存器135以相对较高的转换速率（slew rate）进行操作，以使可能加到信号Q+和Q‑上的附加相位噪声的量最小化。虽然锁存器135对信号LO+上呈现的相位噪声进行传播，但是只要使能信号上呈现的相位噪声没有超过输入信号LO+的时钟周期的一半，它就不对使能信号EN_Q+和EN_Q‑上呈现的相位噪声进行传播。通过锁存器135的动作，信号Q+不锁存为高，直到EN_Q+为低并且信号LO+为低为止。换句话说，当LO+降为低时为了使Q+转变为高，EN_Q+必须为低。在图10中所示的理想环境下，在LO+降为低之前的LO+的时钟周期的一半内以及在LO+降为低之后的LO+的时钟周期的一半内，EN_Q+为低。因此，在没有加到信号Q+上呈现的相位噪声的情况下，信号EN_Q+上呈现的相位噪声可能达到信号LO+的时钟周期的一半。类似地，在没有加到信号Q‑上呈现的相位噪声的情况下，信号EN_Q‑上呈现的相位噪声可以达到信号LO+的时钟周期的一半。
图11描绘了在针对图7‑10更加完整描述的实施例中，由图6的低功率分频器130和高速锁存器131所产生的信号的示例性波形。低功率分频器130操作以产生使能信号EN_I+、EN_Q+、EN_I‑、以及EN_Q‑。如图所示，信号EN_I+、EN_Q+、EN_I‑、以及EN_Q‑是彼此相位相差90度的50%占空比信号。此外，信号EN_I+、EN_Q+、EN_I‑、以及EN_Q‑是自差分信号LO按因子2进行分频而来的。高速锁存器131进行操作以产生输出信号I+、Q+、I‑、以及Q‑。如图所示，输出信号I+、Q+、I‑、以及Q‑是彼此相位相差90度的25%占空比信号。此外，信号I+、Q+、I‑、以及Q‑是自差分输入信号LO按因子2进行分频而来的。
图12描绘了第二实施例中的PPFD 113。在本实施例中，PPFD 113包括可编程的低功率分频器130，该低功率分频器130包括两个可编程的分频器电路（分频器132和分频器133）。可编程低功率分频器130进行操作以按可选择的整数值N对差分输入信号LO进行分频。在一个示例中，可编程的分频器130在一个配置中按因子2、在另一个配置中按因子4，对差分输入信号LO进行分频。在其它示例中，可以按其它整数值（例如，2、3、4、6、8）来执行分频。可选择的整数值N是由二进制数字选择信号SEL确定的。可编程的低功率分频器130接收SEL。基于SEL的值，分频器130配置为按所期望的整数值来对差分输入信号LO进行分频。
图13更加详细地描绘了可编程低功率分频器130的可编程分频器电路132。分频器电路132包括第一数据锁存（D‑锁存）电路204和第二数据锁存（D‑锁存）电路205。在一个示例中，D‑锁存电路204和205中的每一个可以配置为如针对图7中所示的分频器电路132所述的那样。电路204按因子2对差分输入信号LO进行分频，并且产生在D‑锁存器204的输出端和反相输出端呈现的降频差分输出信号LO/2。D‑锁存电路204的输出端Q耦合到D‑锁存电路205的时钟输入端。通过这种方式，D‑锁存电路205按额外因子2对降频输出信号LO/2进行分频，并且输出在D‑锁存器205的输出端和反相输出端呈现的降频差分输出信号LO/4。分频器电路132还包括开关元件206‑209。开关元件206选择性地将D‑锁存电路204的输出端耦合到导线169。开关元件207选择性地将D‑锁存电路204的反相输出端耦合到导线170。开关元件208选择性地将D‑锁存电路205的输出端耦合到导线169。开关元件208选择性地将D‑锁存电路205的反相输出端耦合到导线170。如图所示，二进制数字信号SEL命令开关元件206和207基本上为非导通的，并且命令开关元件208和209基本上为导通的。在这种配置中，将D‑锁存电路205的输出端和反相输出端分别耦合到导线169和170。通过这种方式，按因子4对导线169上呈现的使能信号EN_I+和导线170上呈现的EN_I‑进行分频。在可选的配置中，SEL命令开关元件206和207基本上为导通的，并且命令开关元件208和209基本上为非导通的。在这种配置中，将D‑锁存电路204的输出端和反相输出端分别耦合到导线169和170。通过这种方式，按因子2对导线169上呈现的使能信号EN_I+和导线170上呈现的信号EN_I‑进行分频。
图14是根据一个方面的方法220的流程图。在步骤221中，PPFD 113基于振荡输入信号的第一部分来产生使能信号。该使能信号是自输入信号降频而来的。在步骤222中，将使能信号传输到PPFD 113的高速锁存电路。在步骤223中，PPFD 113基于振荡输入信号的第二部分和使能信号来产生输出信号。该输出信号是自输入信号降频而来的。在振荡输入信号的第一部分与第二部分之间分割振荡输入信号的电流。
在一个或多个示例性实施例中，所描述的功能可以在硬件、软件、固件、或者它们的任何组合中实现。如果在软件中实现，所述功能可以存储在计算机可读介质上，或者作为一条或多条指令或代码通过计算机可读介质传输。计算机可读介质包括计算机存储介质和通信介质两者，该通信介质包括有助于计算机程序从一个地方向另一个地方传输的任何介质。存储介质可以是能够由通用或专用计算机访问的任何可用介质。这样的计算机可读介质可以包括，例如但不限于，RAM、ROM、EEPROM、CD‑ROM或其它光盘存储器、磁盘存储器或其它磁性存储设备、或者可用于携带或存储具有指令或数据结构形式的所期望的程序代码模块并且能够由通用或专用计算机、或者通用或专用处理器访问的任何其它介质。另外，任何连接可以合适地被称为计算机可读介质。例如，如果从网站、服务器、或其它远程源使用同轴电缆、光缆、双绞线、数字用户线（DSL）、或者无线技术（例如红外线、无线电、以及微波）来传输软件，则同轴电缆、光缆、双绞线、DSL、或者无线技术（例如红外线、无线电、以及微波）包括在介质的定义中。如本文所使用的磁盘和光碟包括：压缩光碟（CD）、激光光碟、光碟、数字多功能光碟（DVD）、软盘、以及蓝光光碟，其中，磁盘通常用磁来再现数据，而光碟是由激光器用光来再现数据。以上的组合也应当包括在计算机可读介质的范围内。
在一个示意性例子中，将一组处理器可执行指令211存储在图2的数字基带集成电路103中的存储器（处理器可读介质）212中。处理器210通过总线来访问存储器212并且执行指令211，从而使得集成电路103来配置、控制和监测RF收发机集成电路102的接收链108中的分频器113。
虽然上面为了指导的目的而描述了某些具体实施例，但是本专利文献的教导具有普适性并且不限于上述具体实施例。例如，本申请中已经描述了如包括低功率分频器和高速锁存器的分频器，但是低功率分频器可以包括锁存功能并且高速锁存器可以包括分频能力。相应地，在不脱离下面给出的权利要求的保护范围的情况下，能够实施对所述具体实施例的各种特征的各种修改、调整、以及组合。