非易失性存储装置技术领域
本发明涉及，具备按照被施加的电信号来电阻值变化的电阻变化型的
非易失性存储元件的非易失性存储装置、以及非易失性存储元件的驱动方
法。
背景技术
近些年，随着数字技术的进展，进一步提高了移动信息设备以及信息
家电等的电子设备的高功能化。因此，越来越提高了对这样的设备所搭载
的非易失性存储元件的大容量化、写入电力的减少、写入以及读出时间的
高速化、以及长寿命化的需求。
对于这些需求，周知的是，利用了浮动栅的以往闪存的细微化有限度。
因此，最近，将电阻变化层作为存储部利用的、新的电阻变化型的非易失
性存储元件被关注。
该电阻变化型的非易失性存储元件为，电阻变化层由下部电极和上部
电极夹起的非常单纯的构造。而且，只要在该上下的电极间，提供具有某
阈值以上的大小的电压的规定的电脉冲，就在高电阻的状态与低电阻的状
态之间转变。而且，使这样的不同的电阻状态和数值相对应来进行信息的
记录。电阻变化型的非易失性存储元件，由于这样的构造上以及工作上的
单纯性，可以期待能够实现进一步的细微化以及低成本化。进而，对于电
阻变化型的非易失性存储元件，会有以100纳秒(ns)以下的级(order)产生高
电阻与低电阻之间的状态变化的情况，因此，从高速工作的观点也被关注，
提出了各种方案。
对于材料，最近，尤其提出了与对电阻变化层利用了金属氧化物的电
阻变化型的非易失性存储元件的多种方案。这样的利用了金属氧化物的电
阻变化型的非易失性存储元件，根据用于电阻变化层的材料大致分类为两
种。
一种是，专利文献1等公开的将钙钛矿材料(Pr(1-x)CaXMnO3(PCMO)，
LaSrMnO3(LSMO)，GdBaCoXOy(GBCO)等)用在电阻变化层的电阻变化型的
非易失性存储元件。
另一种是，利用作为仅由过渡金属和氧构成的化合物的、二元系的过
渡金属氧化物(binary transition metal oxide)的电阻变化型的非易失性存储元
件。二元系的过渡金属氧化物，与所述的钙钛矿材料相比，组成上的构造
非常单纯，因此，制造时的组成控制以及成膜比较容易。而且，也有与半
导体制造过程的配合性也比较良好的优点，因此，最近，研究很积极。
例如，专利文献2公开，对于电阻变化层的材料，将镍(Ni)、铌(Nb)、
钛(Ti)、锆(Zr)、铪(Hf)、钴(Co)、铁(Fe)、铜(Cu)、铬(Cr)等的过渡金属的、
化学计量的组成的氧化物、以及从化学计量组的观点氧不足的氧化物(以下，
称为缺氧型的氧化物)作为电阻变化材料来利用的电阻变化元件。
进而，专利文献3也公开，将缺氧型的钽(Ta)的氧化物作为电阻变化材
料来利用的非易失性存储元件，报告了将Ta氧化物层表示为TaOX时的、
满足0.8≤x≤1.9(换算为氧浓度，44.4％至65.5％)的范围内的电阻变化现
象。
进而，专利文献4也提出，由具有不同的氧浓度的Ta氧化物的层叠构
造构成的电阻变化型的非易失性存储元件。
并且，工作上，报告了称为单极性(单极)开关和双极性开关的两种不同
工作模式的电阻变化型的非易失性存储元件。
首先，单极性开关工作是指，将同一极性的不同大小的电脉冲施加到
下部电极与上部电极之间，从而使电阻值变化的工作模式，专利文献2等
公开。并且，如专利文献4公开，在单极性开关中，需要使电脉冲的长度(脉
冲宽度)变化。例如，需要利用ns级的长度的脉冲、和微秒(μs)级的长度的
两种电脉冲。
另外，双极性开关工作是指，将正负的极性不同的电脉冲施加到下部
电极与上部电极之间，从而使电阻值变化的工作模式，专利文献1以及3
公开。如专利文献3公开，在一般的情况下，用于进行双极性开关工作的
非易失性存储元件的电脉冲被设定为相同长度，被设定为ns级的情况多。
也就是说，能够进行双极性开关的非易失性存储元件的特点是，能够将正
负的脉冲宽度成为非常短且相同长度。
如上所述，到现在为止提出了各种类型的电阻变化型的非易失性存储
元件。但是，任何类型的共同之处是，通过施加规定的电压，从而使电阻
状态在高电阻状态与低电阻状态之间转变，使这样的电阻状态与数值相对
应来进行信息的存储。通常，将非易失性存储元件具有某阈值以上的电阻
值的状态定义为高电阻状态，将具有小于该阈值的电阻值的状态定义为低
电阻状态。并且，一般而言，针对该高电阻状态和低电阻状态的每一个，
例如分配数据“1”和数据“0”进行信息的存储。
但是，会有以下的情况，即，即使为了将元件从低电阻设定为高电阻
的状态，而将规定的电压施加到该元件，电阻值也不超过阈值，成为若干
低的电阻值。反而，会有以下的情况，即，即使为了将元件从高电阻变化
为低电阻的状态，而将规定的电压施加到该元件，电阻值也不成为阈值以
下，成为不完整的值。在这样的情况下，会有将应该已经变化为高电阻状
态的元件判断为低电阻状态、或将应该已经变化为低电阻状态的元件判断
为高电阻状态的情况。也就是说，若不能将电阻值设定为所希望的值，则
会直接关系到存储数据的设定错误。
为了防止这样的错误，例如，在专利文献5中提出验证被设定的电阻
状态下的电阻值针对阈值是否满足的确认工作。根据该方法，例如，在想
要将电阻值设定为高电阻状态的情况下，将用于高电阻化的电压施加到元
件后，进行读出，来判断电阻值是否超过阈值。若超过，则电阻值的设定
结束。反而，在电阻值不超过阈值的情况下，再次将电压施加到元件，重
新设定电阻值。而且，再次进行读出，来判断电阻值是否超过阈值。反复
进行这样的工作，将元件的电阻状态，设定为所希望的状态。
(先行技术文献)
(专利文献)
专利文献1：(日本)特开2005－340806号公报
专利文献2：(日本)特开2006－140464号公报
专利文献3：国际公开第2008／059701号
专利文献4：国际公开第2008／149484号
专利文献5：(日本)特开2004－234707号公报
发明概要
发明要解决的问题
发明人等，为了提高电阻变化型的非易失性存储元件的可靠性，认真
研究之后，得出了根据如专利文献5的以往的驱动方法而不能处理的特性
不良(低电阻固定或高电阻固定)。
发明内容
鉴于所述的情况，本发明的目的在于，提供能够抑制电阻变化型的非
易失性存储元件的低电阻或高电阻固定的非易失性存储装置、以及非易失
性存储元件的驱动方法。
解决问题所采用的手段
为了解决所述的问题，本发明的实施方案之一涉及的非易失性存储装
置，具备非易失性存储元件和控制电路，所述非易失性存储元件具备第一
电极和第二电极以及电阻变化层，所述电阻变化层，介于所述第一电极与
所述第二电极之间，且按照被提供到所述第一电极与所述第二电极之间的
极性不同的电信号，在高电阻状态与电阻值比所述高电阻状态低的低电阻
状态之间可逆地变化，所述控制电路，通过在所述第一电极与所述第二电
极之间施加第一极性的电压，从而使所述电阻变化层从所述低电阻状态变
化为所述高电阻状态，通过在所述第一电极与所述第二电极之间施加与所
述第一极性相反的第二极性的电压，从而使所述电阻变化层从所述高电阻
状态变化为所述低电阻状态，所述控制电路，判断所述高电阻状态下的所
述电阻变化层的电阻值是否为第一阈值以上，在所述高电阻状态下的所述
电阻变化层的所述电阻值小于所述第一阈值的情况下，通过在所述第一电
极与所述第二电极之间施加所述第二极性的第一电压，从而使所述电阻变
化层从所述高电阻状态变化为所述低电阻状态，在所述高电阻状态下的所
述电阻变化层的所述电阻值为所述第一阈值以上的情况下，通过在所述第
一电极与所述第二电极之间施加所述第二极性且绝对值比所述第一电压小
的第二电压，从而使所述电阻变化层从所述高电阻状态变化为所述低电阻
状态。
根据该结构，本发明的实施方案之一涉及的非易失性存储装置，能够
抑制低电阻固定。
并且，也可以是，所述非易失性存储装置，还具备：电子元件，与所
述非易失性存储元件串联连接，且具有电阻分量；第一低电阻化用电源，
生成所述第二极性的第一低电阻化电压；以及第二低电阻化用电源，生成
所述第二极性且绝对值比所述第一低电阻化电压小的第二低电阻化电压，
所述控制电路，在所述高电阻状态下的所述电阻变化层的所述电阻值小于
所述第一阈值的情况下，通过在由所述非易失性存储元件和所述电子元件
构成的串联电路的两端施加所述第一低电阻化电压，从而在所述第一电极
与所述第二电极之间施加所述第一电压，在所述高电阻状态下的所述电阻
变化层的所述电阻值为所述第一阈值以上的情况下，通过在所述串联电路
的两端施加所述第二低电阻化电压，从而在所述第一电极与所述第二电极
之间施加所述第二电压。
并且，也可以是，所述非易失性存储装置，还具备：可变电阻元件，
与所述非易失性存储元件串联连接；以及低电阻化用电源，生成所述第二
极性的低电阻化电压，所述控制电路，在所述高电阻状态下的所述电阻变
化层的所述电阻值小于所述第一阈值的情况下，将所述可变电阻元件设为
第一电阻值，并且，通过在由所述非易失性存储元件和所述可变电阻元件
构成的串联电路的两端施加所述低电阻化电压，从而在所述第一电极与所
述第二电极之间施加所述第一电压，在所述高电阻状态下的所述电阻变化
层的所述电阻值为所述第一阈值以上的情况下，将所述可变电阻元件设为
比所述第一电阻值高的第二电阻值，并且，通过在所述串联电路的两端施
加所述低电阻化电压，从而在所述第一电极与所述第二电极之间施加所述
第二电压。
并且，也可以是，所述可变电阻元件包括第一电阻元件以及第二电阻
元件，所述第一电阻元件、所述第二电阻元件以及所述非易失性存储元件，
按照此顺序串联连接，所述控制电路，在所述高电阻状态下的所述电阻变
化层的所述电阻值小于所述第一阈值的情况下，通过在由所述第二电阻元
件和所述非易失性存储元件构成的第一串联电路的两端施加所述低电阻化
电压，从而在所述第一电极与所述第二电极之间施加所述第一电压，在所
述高电阻状态下的所述电阻变化层的所述电阻值为所述第一阈值以上的情
况下，通过在由所述第一电阻元件和所述第二电阻元件和所述非易失性存
储元件构成的第二串联电路的两端施加所述低电阻化电压，从而在所述第
一电极与所述第二电极之间施加所述第二电压。
并且，也可以是，所述可变电阻元件包括相互并联连接的第一电阻元
件以及第二电阻元件，所述第二电阻元件的电阻值比所述第一电阻元件的
电阻值高，所述控制电路，在所述高电阻状态下的所述电阻变化层的所述
电阻值小于所述第一阈值的情况下，通过在由所述非易失性存储元件和所
述第一电阻元件构成的第一串联电路的两端施加所述低电阻化电压，从而
在所述第一电极与所述第二电极之间施加所述第一电压，在所述高电阻状
态下的所述电阻变化层的所述电阻值为所述第一阈值以上的情况下，通过
在由所述非易失性存储元件和所述第二电阻元件构成的第二串联电路的两
端施加所述低电阻化电压，从而在所述第一电极与所述第二电极之间施加
所述第二电压。
并且，也可以是，所述可变电阻元件包括晶体管，所述控制电路，通
过变更向所述晶体管的栅极施加的电压，从而变更所述晶体管的导通电阻，
由此变更所述可变电阻元件的电阻值。
并且，也可以是，所述控制电路，在使所述电阻变化层从高电阻状态
变化为低电阻状态时，判断所述高电阻状态下的所述电阻变化层的电阻值
是否为所述第一阈值以上，在所述高电阻状态下的所述电阻变化层的所述
电阻值小于所述第一阈值的情况下，通过在所述第一电极与所述第二电极
之间施加所述第一电压，从而使所述电阻变化层从所述高电阻状态变化为
所述低电阻状态，在所述高电阻状态下的所述电阻变化层的所述电阻值为
所述第一阈值以上的情况下，通过在所述第一电极与所述第二电极之间施
加绝对值比所述第一电压小的所述第二电压，从而使所述电阻变化层从所
述高电阻状态变化为所述低电阻状态。
并且，也可以是，所述控制电路，在使所述电阻变化层从低电阻状态
变化为高电阻状态时，反复进行第一工序、第二工序以及第三工序，直到
所述高电阻状态的所述电阻变化层的所述电阻值成为小于所述第一阈值为
止，在所述第一工序中，使所述电阻变化层从所述低电阻状态变化为所述
高电阻状态，在所述第二工序中，判断所述高电阻状态下的所述电阻变化
层的电阻值是否为所述第一阈值以上，在所述第三工序中，在所述高电阻
状态下的所述电阻变化层的所述电阻值为所述第一阈值以上的情况下，通
过在所述第一电极与所述第二电极之间施加绝对值比所述第一电压小的所
述第二电压，从而使所述电阻变化层从所述高电阻状态变化为所述低电阻
状态。
并且，也可以是，所述电阻变化层包括氧浓度不同的至少两层的过渡
金属的氧化物层，至少两层的所述氧化物层中的氧浓度最高的氧化物层，
与所述第一电极或所述第二电极接触。
并且，也可以是，所述过渡金属为钽。
并且，也可以是，所述非易失性存储元件，在所述高电阻状态下的所
述电阻变化层的电阻值为所述第一阈值以上的情况下，在下次从所述高电
阻状态变化为所述低电阻状态的情况下，出现低电阻固定。
并且，也可以是，所述控制电路，进一步，判断所述高电阻状态下的
所述电阻变化层的电阻值是否为比所述第一阈值大的第二阈值以上，在所
述高电阻状态下的所述电阻变化层的所述电阻值为所述第二阈值以上的情
况下，通过在所述第一电极与所述第二电极之间施加所述第二极性且绝对
值比所述第二电压小的第三电压，从而使所述电阻变化层从所述高电阻状
态变化为所述低电阻状态。
根据该结构，本发明的实施方案之一涉及的非易失性存储装置，通过
按照电阻值，来多阶段地控制低电阻化电压的电压值，从而能够防止低电
阻固定，并且能够减少非易失性存储元件的电阻值的不均匀。
并且，也可以是，本发明的实施方案之一涉及的非易失性存储装置，
具备非易失性存储元件和控制电路，所述非易失性存储元件具备第一电极
和第二电极以及电阻变化层，所述电阻变化层，介于所述第一电极与所述
第二电极之间，且按照被提供到所述第一电极与所述第二电极之间的极性
不同的电信号，在高电阻状态与电阻值比所述高电阻状态低的低电阻状态
之间可逆地变化，所述控制电路，通过在所述第一电极与所述第二电极之
间施加第一极性的电压，从而使所述电阻变化层从所述低电阻状态变化为
所述高电阻状态，通过在所述第一电极与所述第二电极之间施加与所述第
一极性相反的第二极性的电压，从而使所述电阻变化层从所述高电阻状态
变化为所述低电阻状态，所述控制电路，判断所述高电阻状态以及所述低
电阻状态的一方的状态下的所述电阻变化层的电阻值是否为规定的阈值以
上，在所述电阻变化层的所述电阻值小于所述阈值的情况下，以第一写入
条件，使所述电阻变化层从所述高电阻状态以及所述低电阻状态的所述一
方的状态变化为另一方的状态，在所述电阻变化层的所述电阻值为所述阈
值以上的情况下，以比所述第一写入条件弱的第二写入条件，使所述电阻
变化层从所述一方的状态变化为所述另一方的状态。
根据该结构，本发明的实施方案之一涉及的非易失性存储装置，能够
抑制低电阻固定或高电阻固定。
并且，也可以是，所述控制电路，在所述电阻变化层的所述电阻值小
于所述阈值的情况下，通过在所述第一电极与所述第二电极之间施加第一
电压，以作为所述第一写入条件，从而使所述电阻变化层从所述一方的状
态变化为所述另一方的状态，在所述电阻变化层的所述电阻值为所述阈值
以上的情况下，通过在所述第一电极与所述第二电极之间施加绝对值比所
述第一电压小的第二电压，以作为所述第二写入条件，从而使所述电阻变
化层从所述一方的状态变化为所述另一方的状态。
并且，也可以是，所述控制电路，在所述电阻变化层的所述电阻值小
于所述阈值的情况下，在第一时间的期间，在所述第一电极与所述第二电
极之间施加第一电压，以作为所述第一写入条件，从而使所述电阻变化层
从所述一方的状态变化为所述另一方的状态，在所述电阻变化层的所述电
阻值为所述阈值以上的情况下，在比所述第一时间短的第二时间的期间，
在所述第一电极与所述第二电极之间施加第二电压，从而使所述电阻变化
层从所述一方的状态变化为所述另一方的状态。
并且，也可以是，所述一方的状态为所述高电阻状态，所述另一方的
状态为所述低电阻状态。
根据该结构，本发明的实施方案之一涉及的非易失性存储装置，能够
抑制低电阻固定。
并且，也可以是，所述一方的状态为所述低电阻状态，所述另一方的
状态为所述高电阻状态。
根据该结构，本发明的实施方案之一涉及的非易失性存储装置，能够
抑制高电阻固定。
并且，本发明，除了可以以这样的非易失性存储装置来实现以外，也
可以作为将非易失性存储装置所包含的特征单元作为步骤的非易失性存储
元件的驱动方法来实现，还可以作为使计算机执行这样的特征步骤的程序
来实现。而且，当然也可以通过CD－ROM等存记录介质以及互联网等传
输介质来分发这样的程序。
进而，本发明，可以以实现这样的非易失性存储装置的功能的一部分
或全部的半导体集成电路(LSI)来实现。
发明效果
以上，本发明能够提供能够抑制高电阻固定或低电阻固定的非易失性
存储装置以及非易失性存储元件的驱动方法。
附图说明
图1是示出本发明的实施例1涉及的非易失性存储元件的结构的截面
图。
图2是本发明的实施例1涉及的向非易失性存储元件施加电压脉冲时
的电路图。
图3A是示出本发明的实施例1涉及的非易失性存储元件的电阻值和电
压脉冲的施加次数的关系的图。
图3B是示出本发明的实施例1涉及的非易失性存储元件的电阻值和电
压脉冲的施加次数的关系的图。
图3C是示出本发明的实施例1涉及的非易失性存储元件的电阻值和电
压脉冲的施加次数的关系的图。
图3D是示出本发明的实施例1涉及的非易失性存储元件的电阻值和电
压脉冲的施加次数的关系的图。
图3E是示出本发明的实施例1涉及的非易失性存储元件的电阻值和电
压脉冲的施加次数的关系的图。
图4是示出本发明的实施例1涉及的非易失性存储元件的电阻值和电
压脉冲的施加次数的关系的图。
图5A是示出本发明的实施例1涉及的非易失性存储元件的高电阻状态
的电阻值和低电阻状态的电阻值的相关性的图。
图5B是示出本发明的实施例1涉及的非易失性存储元件的高电阻状态
的电阻值和低电阻状态的电阻值的相关性的图。
图6是示出本发明的实施例2涉及的非易失性存储装置的电路结构例
的图。
图7是本发明的实施例2涉及的非易失性存储装置的工作的流程图。
图8是本发明的实施例2涉及的非易失性存储装置的工作的其他的例
子的流程图。
图9是本发明的实施例2涉及的非易失性存储装置的工作的其他的例
子的流程图。
图10是本发明的实施例2涉及的非易失性存储装置的工作的其他的例
子的流程图。
图11是示出本发明的实施例2涉及的非易失性存储装置的变形例1的
电路结构例的图。
图12A是本发明的实施例2涉及的可变电阻元件的电路图。
图12B是本发明的实施例2涉及的可变电阻元件的其他的例子的电路
图。
图13是示出本发明的实施例2涉及的可变电阻元件的其他的例子的电
路图。
图14是本发明的实施例2的变形例2涉及的非易失性存储装置的工作
的流程图。
图15是本发明的实施例2的变形例2涉及的非易失性存储装置的工作
的其他的例子的流程图。
图16是本发明的实施例2的变形例3涉及的非易失性存储装置的工作
的其他的例子的流程图。
图17是本发明的实施例2的变形例3涉及的非易失性存储装置的工作
的其他的例子的流程图。
图18是示出本发明的实施例2的变形例4涉及的非易失性存储元件的
低电阻状态的电阻值和高电阻状态的电阻值的相关性的图。
图19是示出本发明的实施例2的变形例4涉及的非易失性存储元件的
高电阻状态的电阻值和低电阻状态的电阻值的相关性的图。
图20是示出本发明的实施例2的变形例4涉及的非易失性存储装置的
电路结构例的图。
图21是本发明的实施例2的变形例4涉及的非易失性存储装置的工作
的流程图。
图22是本发明的实施例2的变形例4涉及的非易失性存储装置的工作
的其他的例子的流程图。
图23是示出非易失性存储元件的电阻值和脉冲施加次数的关系的图。
具体实施方式
本发明，基于本案发明人得出的新的知识。以下，首先，说明该知识，
然后，说明本发明的实施例。而且，以下，参照图23说明本案发明人得出
的知识，但是，这用于帮助理解后述的实施例。因此，本发明不仅限于该
图以及下述的说明。
发明人等，为了提高电阻变化型的非易失性存储元件的可靠性，认真
研究之后，得出了根据以往的方法而不能校正的重大的设定不良。
发明人等，制造利用了作为电阻变化材料的缺氧型的钽(Ta)的氧化物的
非易失性存储元件，施加电脉冲来工作，检查电阻值如何变化。而且，该
元件是，以下部电极为基准来向上部电极施加正的电压时成为高电阻化、
以下部电极为基准来向上部电极施加负的电压时成为低电阻化的、示出双
极性型的开关特性的电阻变化型的非易失性存储元件。
图23示出该测量结果。在获得该数据时，在将准备了的非易失性存储
元件与5kΩ的负载电阻元件连接的状态下，向上部电极交替施加＋3.0V的
100ns的电脉冲和－2.5V的100ns的电脉冲，从而使非易失性存储元件工作。
图23示出此时的电阻值的变化的情况。
该图中，直到第18次的脉冲为止，通过施加＋3.0V的100ns的电脉冲，
元件，成为电阻值为4×105Ω至1×106Ω的高电阻状态。并且，在施加－
2.5V的100ns的电脉冲时，该元件，成为电阻值为3×103Ω至4×103Ω的
低电阻状态。如此，发生良好的电阻变化。
然而，在第19次施加－2.5V的电脉冲，该元件变化为低电阻状态后，
即使在第20次施加＋3.0v的电脉冲，也产生像电阻值几乎没有变化那样的
电阻值的设定不良。于是，第21次以后，接连施加＋3.0V的电脉冲。然而，
元件难以变化为高电阻状态，通过施加第34次的脉冲(连续施加＋3.0V的
电脉冲15次)，才发生向高电阻状态的变化。并且，虽然在此没有示出，但
是，也存在即使怎么施加＋3.0V的电脉冲，也发生像没有变化为高电阻状
态那样的不良的元件。在此情况下，也存在通过施加＋3.0V以上的电脉冲
从而变化为高电阻状态的元件、以及即使施加＋4.0V的电脉冲也不能变化
为高电阻状态的元件。
而且，以下，将如上所述的即使向低电阻状态的元件施加用于高电阻
化的电脉冲，该元件也不变化为高电阻状态的状态，表达为“低电阻固定”。
反而，将即使向高电阻状态的元件施加用于低电阻化的电脉冲，元件也不
变化为低电阻状态的状态，表达为“高电阻固定”。
如上所述，在发生低电阻或高电阻固定现象的情况下，为了返回到发
生电阻变化的状态，而发生多次施加追加的电脉冲的必要性，这导致工作
速度的降低，因此不理想。在坏的情况下，会有不能进行以后的工作的情
况。这当然意味着元件的可靠性降低。
本发明人们，研究这样的问题，想到了能够抑制电阻变化型的非易失
性存储元件的低电阻或高电阻固定的非易失性存储装置、以及非易失性存
储元件的驱动方法。
以下，参照附图说明本发明的实施例。而且，以下说明的实施例，都
示出本发明的优选的一个具体例。以下的实施例所示的数值、形状、材料、
构成要素、构成要素的配置位置以及连接形态、步骤、步骤的顺序等，是
一个例子，而不是限定本发明的宗旨。本发明，仅由权利要求书限定。因
此，对于以下的实施例的构成要素中的、示出本发明的最上位概念的独立
请求要求中没有记载的构成要素，为了实现本发明的问题而并不一定需要，
但是，被说明为构成更优选的形态的要素。
(实施例1)
本实施例中示出，对于在电阻变化层利用缺氧型的钽(Ta)的氧化物的电
阻变化型的非易失性存储元件，防止作为电阻变化的不良现象之一的低电
阻固定的方法的检查结果。
[元件的结构]
图1是示出本发明的实施例1涉及的非易失性存储元件100的结构例
的截面图。
如图1示出，本发明的实施例涉及的非易失性存储元件100包括衬底
101、被形成在该衬底101上的氧化物层102、被形成在该氧化物层102上
的下部电极103、电阻变化层106、以及上部电极107。
电阻变化层106，介于上部电极107与下部电极103之间，根据施加到
上部电极107与下部电极103之间的、极性不同且阈值电压以上的振幅的
电信号，在高电阻状态和电阻值比高电阻状态低的低电阻状态之间可逆地
变化。而且，以下，将非易失性存储元件100中包含的电阻变化层106为
高电阻状态的情况，记载为非易失性存储元件100为高电阻状态。同样，
将非易失性存储元件100中包含的电阻变化层106为低电阻状态的情况，
记载为非易失性存储元件100为低电阻状态。
并且，对于电阻变化层106的材料，例如，利用缺氧型的过渡金属氧
化物(优选为缺氧型的Ta氧化物)。缺氧型的过渡金属氧化物是指，与具有
化学计量组成的氧化物相比，氧的含有量(原子比：总原子数中占有的氧原
子数的比例)少的氧化物。通常，具有化学计量组成的氧化物具有，绝缘体、
或非常高的电阻值。例如，在过渡金属为Ta的情况下，化学计量的氧化物
的组成为Ta2O5，Ta和O的原子数的比率(O／Ta)为2.5。因此，在缺氧型
的Ta氧化物中，Ta和O的原子比，比0大、比2.5小。本实施例中，优选
的是，缺氧型的过渡金属氧化物为，缺氧型的Ta氧化物。更优选的是，电
阻变化层至少具有，具有以TaOx(但是，0＜x＜2.5)表示的组成的第一含钽
层、和具有以TaOy(但是，x＜y)表示的组成的第二含钽层层叠的层叠构造。
当然，可以适当地配置其他的层，例如第三含钽层以及其他的过渡金属氧
化物的层等。在此，为了实现作为电阻变化元件稳定的工作，TaOx优选的
是，满足0.8≤x≤1.9，TaOy优选的是，满足2.1≤y。优选的是，第二含钽
层的厚度为，1nm以上8nm以下。
以下说明，电阻变化层106包括第一缺氧型Ta氧化物层104、以及具
有比第一缺氧型Ta氧化物层104高的氧浓度的第二缺氧型Ta氧化物层105
的例子。
在驱动该非易失性存储元件100的情况下，通过外部的电源，将满足
规定的条件的电压施加到下部电极103与上部电极107之间。
并且，下部电极103以及上部电极107，相当于本发明的第一电极以及
第二电极。
[非易失性存储元件的制造方法]
接着，说明本实施例涉及的非易失性存储元件100的制造方法。
首先，通过热氧化法，在衬底101上，形成厚度200nm的氧化物层102。
而且，利用Ta靶材，通过在氩(Ar)和氮(N2)的混合气体中进行溅射的反应
溅射法，在氧化物层102上，形成作为下部电极103的厚度40nm的氮化钽
(TaN)。
接着，在下部电极103上，堆积50nm的第一缺氧型Ta氧化物层104。
在此，通过在Ar和氧(O2)气中对Ta靶材进行溅射的反应溅射法，形成第一
缺氧型的Ta氧化物。而且，堆积缺氧型的Ta氧化物时的具体的溅射条件
为，开始溅射前的溅射装置内的真空度(背压)为7×10-4Pa左右，溅射时的
功率为250W，将氩气和氧气相加的全气体压力为3.3Pa，氧气的分压比为
3.8％，衬底的设定温度为30℃，成膜时间为7分钟。据此，堆积含氧率为
58atm％左右的50nm的第一缺氧型Ta氧化物层104。而且，在将该缺氧型
的Ta氧化物表达为TaOx的情况下，含氧率58atm％是指，x为1.38。
接着，通过等离子氧化装置，将第一缺氧型Ta氧化物层104的表面氧
化，形成6nm左右的第二缺氧型Ta氧化物层105(而且，该层是以使元件的
初始工作稳定的目的设置的，在形成元件时并不一定需要设置)。而且，该
第二缺氧型Ta氧化物层105的含氧率为71％，表达为TaOy时的y为2.47。
也就是说，第二缺氧型Ta氧化物层105处于比第一缺氧型Ta氧化物层104
高电阻的状态。
然后，在第二缺氧型Ta氧化物层105上形成上部电极107。在此，上
部电极107为，白金(Pt)薄膜层与TiAlN层的层叠构造。通过溅射法形成白
金(Pt)薄膜层，在本实施例中，堆积膜厚为15nm。通过溅射法也形成TiAlN
层，膜厚为100nm。
通过以上的过程，制作利用了缺氧型的Ta氧化物的电阻变化层106由
下部电极103和上部电极107夹起的形式的非易失性存储元件100。
而且，优选的是，上部电极107，例如，利用Au(金)、Pt(白金)、Ir(铱)、
Pd(钯)、Cu(铜)以及Ag(银)等、标准电极电位比构成所述电阻变化层的过渡
金属M的标准电极电位高的材料中的一个或多个材料构成，下部电极103，
由比构成上部电极107的材料的标准电极电位小的材料(例如，W、Ni、或
TaN等)构成。
也就是说，优选的是，作为下部电极103的标准电极电位V1和构成电
阻变化层的钽的标准电极电位VTa的差的V1－VTa、与作为上部电极107的
标准电极电位V2和钽的标准电极电位VTa的差的V2－VTa，满足0＜V1－VTa
＜V2－VTa的关系。
并且，优选的是，作为下部电极103的标准电极电位V1和钽的标准电
极电位VTa的差的V1－VTa、与作为上部电极107的标准电极电位V2和钽的
X标准电极电位VTa的差的V2－VTa，满足V1－VTa≤0＜V2－VTa的关系。
根据这样的结构，在与上部电极107接触的第二过渡金属氧化物层内
能够稳定发生电阻变化现象。
[低电阻固定]
在如上制作的非易失性存储元件100的下部电极103与上部电极107
之间施加电脉冲信号，产生电阻变化。以下，说明施加作为电脉冲信号的
电压脉冲的情况。而且，除了电压脉冲以外，也可以是电流脉冲。并且，
电脉冲信号是，发生符合以下的说明的电压的脉冲即可。
而且，以下，以下部电极103为基准表达电压的正负。也就是说，将
相对于下部电极103而高的电压施加到上部电极107时的电压表达为正，
反而，将相对于下部电极103而低的电压施加到上部电极107时的电压表
达为负。
并且，以下，将非易失性存储元件100从低电阻状态变化为高电阻状
态的情况记载为高电阻化(或RH化)，将从高电阻状态变化为低电阻状态的
情况记载为低电阻化(或RL化)。
在向如上制作的非易失性存储元件100的上部电极107提供以下部电
极103为基准而正且振幅为第一阈值电压以上的电压的情况下，非易失性
存储元件100成为高电阻化，在提供负且振幅为第二阈值电压以上的电压
的情况下，成为低电阻化。
在本实施例中，如图2，在电阻变化型的非易失性存储元件100与5k
Ω的电路电阻202串联连接的状态下进行电压施加。也就是说，向图2的
端子203和端子204交替施加脉冲宽度为100ns、振幅为＋3.0V和－2.5V
的电压的电脉冲。
在此，电路电阻202为，具有电阻分量的电子元件，是设想实际使用
非易失性存储元件时而连接的。电阻变化型的非易失性存储元件，在实际
使用时，不被使用其单体，而在与具有某种程度的大小的电阻值的晶体管
或二极管连接的状态下被使用。除此以外，还不少存在因布线而引起的电
阻。因此，设想实际使用发生的这样的外部负载电阻而连接电路电阻202。
而且，施加如上所述的用于电阻变化的电压后的各个电阻值是，另外，
测量施加50mV的小的电压而流动的电流来求出的。而且，施加50mV左
右的小的电压，也不发生电阻变化。
图3A示出，在初始状态的非易失性存储元件100与5kΩ的电路电阻
202连接的状态下，交替施加＋3.0V和－2.5V的电压脉冲时的电阻值的变
化。该图中，脉冲次数为第奇数次的电阻值示出，将－2.5V的电压脉冲施
加到该元件后变化的电阻值，脉冲次数为第偶数次的电阻值示出，将＋3.0V
的电压脉冲施加到该元件而得到的电阻值。而且，图的纵轴示出，非易失
性存储元件100单体的电阻值。
首先，在初始状态(脉冲施加次数为0次的点)下，该元件的电阻值为5
×107Ω左右。向该状态下的元件，首先施加－2.5V的电压脉冲。据此，该
元件的电阻值变化为2×104Ω左右。接着，在将＋3.0V的电压脉冲施加到
该元件的情况下，该元件的电阻值成为3×107Ω。直到该脉冲次数成为10
次左右为止，工作不稳定，但是，超过10次后发生比较稳定的电阻变化。
但是，在脉冲次数为第24次时，在将＋3.0V施加到该元件的情况下，
该元件的电阻值变得非常大(4.0×106Ω)，接着，在将－2.5V施加到该元件
的情况下，该元件成为低电阻化(3000Ω左右)。但是，即使将＋3.0V施加到
该元件，以作为第26次的脉冲，也不发生高电阻化。也就是说，发生低电
阻固定。而且，将－2.5V施加到该元件，以作为第27次的脉冲，将＋3.0V
施加到该元件，以作为第28次的脉冲，从而发生高电阻化，该元件的电阻
值成为1.5×105Ω。
然后，发生比较稳定的电阻变化，但是，以第54次的脉冲(＋3.0V)成
为高电阻化，以第55次的脉冲施加(－2.5V)成为低电阻化后，不能成为高
电阻化，而发生低电阻固定。进而，可知的是，在第72次、第156次、第
180次的脉冲施加(均为＋3.0V)后，也发生低电阻固定。
[防止低电阻固定的方法]
若重新看图3A，则可见，紧在发生低电阻固定之前的高电阻状态下的
电阻值(第24、54、72、156、180次的电阻值)比较高。也就是说，高电阻
状态下的电阻值成为2.0×106Ω左右以上之后，发生低电阻固定。而且，以
下，将高电阻状态下的电阻值记载为高电阻值，将低电阻状态下的电阻值
记载为低电阻值。
于是，在脉冲次数为200次以后，在高电阻值成为2.0×106Ω以上的情
况下，代替－2.5V的电压脉冲，而将－2.0V的电压脉冲施加到该元件，从
而进行下次的低电阻化。在图3B的范围内，在施加第300次的脉冲以及第
378次的脉冲的情况下，电阻值超过2.0×106Ω。对于该两个点，接着将－
2.0V的电压施加到该元件，从而将该元件成为低电阻化(除此以外，与图3A
相同，以－2.5V成为低电阻化)。据此，不发生低电阻固定，在高电阻状态
与低电阻状态之间发生良好的电阻变化。
图3C示出，第400次至第600次的电阻变化。并且，图3D示出，第
600次至第800次的电阻变化。在这样的图的范围内，通过施加第432次、
第446次、第472次、第538次、第564次、第642次、第658次、第756
次的＋3.0V的电压脉冲，高电阻值成为2.0×106Ω以上。于是，在第433
次、第447次、第473次、第539次、第565次、第643次、第659次、
第757次，施加－2.0V的电压，将元件成为低电阻化。于是，在这样的情
况下，也与图3A不同，完全没有发生低电阻固定。
并且，同样，在图3E示出的第800次至第920次的范围内，在高电阻
值成为2.0×106Ω以上的情况下，通过将－2.0V的电压脉冲施加到该元件，
从而进行下次的低电阻化。也就是说，由于在施加第834次和第918次的
脉冲时，高电阻值超过2.0×106Ω，因此，以－2.0V进行下次的低电阻化。
在此情况下，也不发生低电阻固定。
接着，图3E的第920次以后，与获得图3A的数据时相同，机械性地
交替施加－2.5V和＋3.0V(在高电阻值成为2.0×106Ω以上的情况下，对于
下次的低电阻化，也将－2.5V的电压脉冲施加到该元件)。于是，首先，通
过施加第952次的＋3.0V的电压脉冲，电阻值成为2.8×106Ω。而且，通
过施加第953次的－2.5V的电压脉冲，可靠地发生低电阻化。但是，通过
施加第954次的＋3.0V的电压脉冲，电阻值留在比较低的电阻值。也就是
说，虽然不发生固定现象，但是发生不充分的高电阻化。接着，在施加第
968次的＋3.0V的电压脉冲时，电阻值成为3.8×106Ω，但是，不发生低电
阻固定。然而，在第974次的施加＋3.0V的电压脉冲时，电阻值超过2.0
×106Ω，紧在此后发生低电阻固定。
根据以上的结果，明确的是，在高电阻值超过规定的阈值(本实施例示
出的例子为2.0×106)的情况下，通过以比用于通常的低电阻化的脉冲的电
压低的电压(绝对值小的电压)进行下次的低电阻化，从而能够抑制低电阻固
定。
在所述的例子中，通过施加－2.5V(低电阻化时)和＋3.0V(高电阻化时)
的电压，从而进行通常的电阻变化工作，仅在高电阻值超过2.0×106Ω的情
况下，通过施加－2.0V的电压脉冲，进行低电阻化，从而预防低电阻固定。
于是，从最初就以－2.0V和＋3.0V进行通常工作的情况下，也验证如何发
生电阻变化。图4示出的其结果。而且，在此使用的试料为，通过与获得
图3A至图3E的数据的试料完全相同的方法制造的其他的试料(从相同的晶
片切出的不同的试料)。
若看该图，该元件的初始电阻为1×107Ω左右，以－2.0V的电压脉冲，
成为低电阻化。而且，最初，电阻值的不均匀虽然大，通过施加＋3.0V的
电压脉冲，来成为高电阻化，并且，通过－2.0V的电压脉冲，来成为低电
阻化，从而发生比较良好的电阻变化。然而，通过施加第163次的电压脉
冲(＋3.0V)，变化为高电阻状态后，通过施加作为第164次的电压脉冲的－
2.0V的电压脉冲，也不成为低电阻化。然后，即使交替施加＋3.0V和－2.0V
的电压脉冲，也不发生低电阻化，发生所谓高电阻固定。如上所述，可知
的是，若以抑制低电阻固定的目的，使低电阻化的电压的大小变小，则发
生高电阻固定。
根据该结果可知，对于低电阻固定的抑制，以下的方法有效，即，通
常工作中施加充分发生高电阻化和低电阻化的电压(图2的结果为－2.5V和
＋3.0V)，仅在高电阻值超过规定的阈值(图3A至图3E的例子中为2.0×106)
的情况下，以比用于通常的低电阻化的脉冲的电压低的电压(绝对值小的电
压)进行下次的低电阻化。
[低电阻固定防止的机理]
接着，简单地说明为何发生低电阻固定、以及为何通过所述的方法能
够抑制低电阻固定。
首先，重新看紧在发生图3A的低电阻固定之前的情况。图5A是重新
描绘图3A的数据的结果。在该图中示出，横轴为高电阻状态下的电阻值(高
电阻值)，纵轴为下次的低电阻状态下的电阻值(低电阻值)。也就是说，图
5A示出，施加电脉冲来发生电阻变化时的高电阻值与低电阻值的相关性。
例如，图中的以A示出的点的数据意味着，若向105Ω左右的高电阻状态下
的试料施加－2.5V的电压，来成为低电阻化，则电阻值变化为4770Ω左右。
而且，图5A是描绘图3A的脉冲次数为第11次至第200次的结果，除外
发生固定的点的数据。并且，该图中，附上○(圆圈)的点示出，紧在此后发
生固定。例如，图中的B的数据示出，高电阻值为3×106Ω，下次的低电
阻值为2700Ω左右，其下次的高电阻化时没有良好地成为高电阻化，而发
生固定。
若看该数据，表示高电阻值与下次的低电阻值的关系的特性，具有右
下降的倾向，以作为整体的倾向。这示出，若高电阻值高，则下次的低电
阻值低。而且，紧在发生固定之前的数据，右下集中存在。也就是说，可
知的是，在高电阻值高于某个值、并且后续的低电阻值低于其他的某个值
的情况下，最终发生固定。
并且，对获得图3A至图3E的数据的试料以外的试料也进行同样的数
据的分析。图5B示出该一个例子。获得该数据的试料是，与获得图3A至
图3E的数据的试料的构造大致相同的试料。该图中也得知，数据的特性在
整体上具有右下降的倾向，紧在发生固定之前的高电阻值非常高，且下次
的低电阻值低。也就是说，得知的是，高电阻值高于某个值后，低电阻值
变低，接着发生固定的现象，不是获得图3A至图3E的数据的试料特有的
现象。
而且，对于通过这样的过程为何发生固定，可以认为，这是根据施加
电压脉冲时的向非易失性存储元件100的电压的施加方法的不同来能够说
明的。
如上所述，在本实施例中，如图2，在非易失性存储元件100与电路电
阻202串联连接的状态下，在端子203与端子204之间施加电压来发生电
阻变化。在此情况下，在向端子203和端子204施加的电压为V、非易失
性存储元件100的电阻值为R1、电路电阻202的电阻值为R2的情况下，
施加到非易失性存储元件100的电压为R1／(R1＋R2)×V。该算式意味着，
非易失性存储元件100的电阻值R1越高，就越大的电压施加到非易失性存
储元件100。
现在，若考虑向高电阻状态的非易失性存储元件100施加负的电压来
变化为低电阻状态的情况，高电阻值越高，就负的大的电压施加到非易失
性存储元件100。于是，非易失性存储元件100，因该负的大的电压，而发
生过大的低电阻化。若向该发生过大的低电阻化后的非易失性存储元件
100，施加用于高电阻化的正的电压脉冲，这次，由于某种程度大的分压施
加到电路电阻202，因此处于不能将电压有效地施加到非易失性存储元件
100的状态。根据其结果可以认为，非易失性存储元件100不成为高电阻化，
而成为固定于低电阻状态的状态。
因此，为了防止低电阻固定，而使非易失性存储元件100不处于过低
的低电阻状态即可。本实施例中说明的非易失性存储元件100的驱动方法
就是实现其的方法。也就是说，在非易失性存储元件100的高电阻值超过
导致低电阻固定的规定的阈值而高的情况下，通过将绝对值比通常的低电
阻化电压小的负的电压施加到端子203和端子204，来进行下次的低电阻化，
从而能够防止非易失性存储元件100成为过小的电阻值，其结果为，能够
预防低电阻固定。
[其他]
在所述的实施例中，用于电阻变化的电脉冲的电压(第一低电阻化电压
以及高电阻化电压)的大小分别为－2.5V和＋3.0，但是，电压的大小不仅限
于此。
并且，对于电压脉冲的宽度，利用了100ns，但是，脉冲宽度不仅限于
此。在所述实施例中实际利用的试料，在脉冲宽度为20ns左右、100μs左
右的情况下都能够工作。
并且，将高电阻状态的电阻值的阈值设为2×106Ω，在超过它的情况
下，将为了低电阻化而施加的电脉冲的电压(第二低电阻化电压)设为－
2.0V，但是，这样的阈值以及施加电压值不仅限于这样的值。而且，这样
的值是，取决于非易失性存储元件100的特性的值。
并且，由所述，施加用于高电阻化的电压脉冲、以及用于低电阻化的
电压脉冲各一个，但是，也可以划分为多个来施加。
也就是说，对于高电阻化电压、第一低电阻化电压、第二低电阻化电
压、以及发生低电阻固定的高电阻值的阈值等，因电阻变化材料、其膜厚、
电阻变化元件的构造、以及其大小等而变化，需要考虑成品率以及可靠性
来实验性地求出。
并且，在所述的实施例中，说明了电阻变化层106由两层构成的情况，
但是，本发明不仅限于此。例如，对于第一缺氧型Ta氧化物层，可以由电
阻值不同的多层的缺氧型Ta氧化物层构成，也可以被构成为在第一缺氧型
Ta氧化物层中氧浓度连续变化。也就是说，电阻变化层106，包含氧浓度
不同的至少两层的缺氧型的过渡金属的氧化物层即可。并且，至少两层的
氧化物层中的、氧浓度最高的氧化物层，与上部电极107或下部电极103
接触即可。
并且，在电阻变化层106中，也可以包含制造工序中混入的金属或气
体原子的杂质。并且，在电阻变化层106中也可以，以电阻值的微调整为
目的，故意混入少量的杂质。例如，若向电阻变化层106添加氮，则电阻
变化层的电阻值提高，能够改进电阻变化的反应性。
因此，对于将缺氧型的过渡金属氧化物用在电阻变化层的非易失性存
储元件，在将电阻变化层构成为，具有包含具有以MOx表示的组成的缺氧
型的第一过渡金属氧化物的第一区域、和包含具有以MOy(但是，x＜y)表
示的组成的第二过渡金属氧化物的第二区域的情况下，所述第一区域以及
所述第二区域，除了对应的组成的过渡金属氧化物以外，还可以包含规定
的杂质(例如，用于电阻值的调整的添加物)。
并且，在通过溅射形成电阻膜时，因残留气体以及从真空容器壁的气
体流出等，而会有不意图的微量的元素混入到电阻膜的情况，但是，当然
这样的微量的元素混入到电阻膜的情况也包含在本发明的范围内。
进而，在所述的实施例中说明，使用缺氧型的Ta氧化物的非易失性存
储元件的特性，但是，本发明不仅限于此。也就是说，根据所述的机理，
可以认为，若是有可能发生过大的低电阻化的电阻变化型的非易失性存储
元件，则任何元件都具有效果。特别是，可以认为，有效于因不同的极性
的电压的施加而电阻变化的表示双极性型的开关工作的非易失性存储元
件。
并且，除了本实施例的Ta氧化物以外，对于能够实现如上所述的非易
失性存储元件的材料，可以考虑过渡金属氧化物。例如，除了如上说明的
Ta的氧化物以外，还存在利用了铪(Hf)氧化物的非易失性存储元件。并且，
可以认为，即使利用了镍(Ni)、铌(Nb)、钛(Ti)、锆(Zr)、钴(Co)、铁(Fe)、
铜(Cu)、铬(Cr)等的过渡金属的缺氧型的氧化物的电阻变化型的非易失性存
储元件，也在电阻变化层为包含高氧浓度层和低氧浓度层的层叠构造的结
构的情况下，通过本发明的方法，能够抑制低电阻固定。
例如，在采用铪氧化物的层叠构造的情况下，若第一铪氧化物的组成
为HfOx、第二铪氧化物的组成为HfOy，优选的是，0.9≤x≤1.6左右，y为
1.8＜y左右，第二铪氧化物的膜厚为3nm以上、4nm以下。
并且，在采用锆氧化物的层叠构造的情况下，若第一锆氧化物的组成
为ZrOx、第二锆氧化物的组成为ZrOy，优选的是，0.9≤x≤1.4左右，y为
1.9＜y左右，第二锆氧化物的膜厚为1nm以上、5nm以下。
并且，在铪氧化物的情况下，利用Hf靶材，通过在氩气以及氧气中进
行溅射的所谓反应溅射法，在下部电极上形成第一铪氧化物层。在形成该
第一铪氧化物层后，将第一铪氧化物层的表面暴露在氩气和氧气的等离子
中，从而能够形成第二铪氧化物层。与所述的钽氧化物的情况同样，通过
改变反应溅射中的氧气相对于氩气的流量比，从而能够容易调整第一铪氧
化物层的含氧率。而且，对于衬底温度，可以不特意加热，而设为室温。
在锆氧化物的情况下，利用Zr靶材，通过在氩气以及氧气中进行溅射
的所谓反应溅射法，在下部电极上形成第一锆氧化物层。在形成该第一锆
氧化物层后，将第一锆氧化物层的表面暴露在氩气和氧气的等离子中，从
而能够形成第二锆氧化物层。与所述的钽氧化物的情况同样，通过改变反
应溅射中的氧气相对于氩气的流量比，从而能够容易调整第一锆氧化物层
的含氧率。而且，对于衬底温度，可以不特意加热，而设为室温。
(实施例2)
在本发明的实施例2中，说明适用了实施例1中说明的非易失性存储
元件的驱动方法的非易失性存储装置。
图6是示出本发明的实施例2涉及的非易失性存储装置800的结构的
图。
图6示出的非易失性存储装置800包括存储器主体部801、地址输入电
路809、控制电路810、以及写入用电源811。并且，存储器主体部801包
括存储器阵列802、列选择电路803、读出放大器804、数据输出电路805、
写入电路806、行驱动器807、行选择电路808、以及数据输入电路815。
存储器阵列802包括配置在行以及列方向的多个存储单元820、按每个
行设置有一个的字线822、以及按每个列设置有一个的位线824。对于源极
线823，在图6中按每两个行设置有一个，但是，可以按每一个行设置，也
可以在列方向设置，将列方向共同的晶体管的源极线共同连接。在此情况
下，源极线驱动电路SLD，配置在列选择电路侧。
各个存储单元820包括，相互串联连接的非易失性存储元件100和晶
体管821。
而且，在图6中示出，在一个存储单元820中一个非易失性存储元件
100与一个晶体管821串联连接的所谓1T1R型，但是，也可以利用在一个
存储单元中一个非易失性存储元件与一个二极管串联连接的所谓1D1R型。
在此情况下，存储单元820为2端子，各个端子与位线和字线的某一方连
接。并且，不需要源极线以及源极线驱动电路SLD。
非易失性存储元件100是，实施例1中说明的非易失性存储元件。该
非易失性存储元件100的上部电极107以及下部电极103的一方，与对应
的列的位线824电连接，另一方，通过晶体管821，与对应的行的源极线
823电连接。并且，晶体管821的栅极，与对应的行的字线822连接。
而且，以下，将存储单元820中包含的非易失性存储元件100为高电
阻状态的情况，记载为该存储单元820为高电阻状态。同样，将存储单元
820中包含的非易失性存储元件100为低电阻状态的情况，记载为该存储单
元820为低电阻状态。
以下，简单地说明构成非易失性存储装置800的主要的电路的作用。
地址输入电路809，接受从外部装置输入的地址信号，根据该地址信号
生成行地址信号以及列地址信号。并且，地址输入电路809，将生成的行地
址信号提供到行选择电路808，并且，将生成的列地址信号提供到列选择电
路803。在此，地址信号是，表示多个存储单元820中的选择的特定的存储
单元820的地址的信号。
行选择电路808，接受从地址输入电路809提供的行地址信号，根据该
行地址信号，控制行驱动器807，以使得向选择的行的字线822以及源极线
823，分别施加使构成存储单元的晶体管导通的规定的电压以及源极线的写
入用电压或源极线的读出用电压。并且，行选择电路808，控制行驱动器
807，以使得向非选择的行的字线822，施加使构成存储单元的晶体管断开
的规定的电压。
列选择电路803，接受从地址输入电路809提供的列地址信号，根据该
列地址信号，针对选择的列的位线824，施加位线的写入用电压、或位线的
读出用电压，并且，针对非选择的位线824，施加非选择电压。
并且，读出放大器804具有的作用，大致可分为两种。一个是，判断
选择的存储单元820是低电阻状态还是高电阻状态，将其作为逻辑结果来
输出，判断该存储单元820中存储的数据的状态。据此获得的输出数据，
通过数据输出电路805，输出到外部装置。另一个是，判断高电阻状态的电
平(高电阻值)的作用。也就是说，具有判断非易失性存储元件100的高电阻
值，是否超过发生低电阻固定的规定的阈值的作用。并且，读出放大器804，
将该信息提供到控制电路810。
写入电路806，将与通过数据输入电路815从外部装置输入的输入数据
对应的写入用电压施加到由列选择电路803选择的位线824。
写入用电源811，除了包括通常的高电阻化用电源(RH化用电源)813以
及第一低电阻化用电源(第一RL化用电源)812以外，还包括第二低电阻化
用电源(第二RL化用电源)814。
RH化用电源813，生成用于高电阻化写入的高电阻化电压VRH。
第一RL化用电源812，生成用于通常的低电阻化写入的第一低电阻化
电压VRL1。
第二RL化用电源814，生成在非易失性存储元件100的高电阻值超过
规定的阈值时用于低电阻化的第二低电阻化电压VRL2。在此，第二低电阻
化电压VRL2的绝对值，比第一低电阻化电压VRL1的绝对值小。
控制电路810，按照从外部输入的控制信号，控制非易失性存储装置
800的工作。具体而言，控制电路810，在数据的写入周期中，控制写入用
电源811和写入电路806，以使数据写入到选择的存储单元820中包含的非
易失性存储元件100。在此，控制电路810，将指示写入时的电压脉冲的电
压电平的电压设定信号816，提供到写入用电源811。并且，控制电路810，
按照输入到数据输入电路815的输入数据，将指示写入用电压的施加的写
入信号，提供到写入电路806(未图示)。
具体而言，控制电路810，在将选择的存储单元820成为高电阻化的情
况下，将由RH化用电源813生成的高电阻化电压VRH，提供到写入电路
806以及行驱动器807，从而在对应的位线824与源极线823之间施加规定
的高电阻化电压。
另一方面，在将选择的存储单元820成为低电阻化的情况下，控制电
路810，首先，由读出放大器804检测该存储单元820的电阻值，判断该值
是否超过发生低电阻固定的规定的阈值。而且，控制电路810，在该存储单
元820的电阻值不超过所述阈值的情况下，将由第一RL化用电源812生成
的第一低电阻化电压VRL1，提供到写入电路806以及行驱动器807，从而
在对应的位线824与源极线823之间施加规定的第一低电阻化电压。反而，
在该存储单元820的电阻值超过所述阈值的情况下，将由第二RL化用电源
814生成的第二低电阻化电压VRL2，提供到写入电路806以及行驱动器
807，从而在对应的位线824与源极线823之间施加规定的第二低电阻化电
压。在此，第一低电阻化电压的振幅，比第二低电阻化电压的振幅大。
根据如上的结构，本实施例涉及的非易失性存储装置800，能够不发生
存储单元820中包含的电阻变化型的非易失性存储元件100的低电阻固定。
而且，在图6中示出，第一RL化用电源812以及第二RL化用电源814，
分别由独立的电路构成的例子，但是，也可以由一个电源电路实现第一RL
化用电源812以及第二RL化用电源814的功能。例如，写入用电源811可
以包括，有选择地生成第一低电阻化电压VRL1以及第二低电阻化电压
VRL2的可变电源。
以下，说明本实施例涉及的非易失性存储装置800的工作。
在实际使用图6示出的非易失性存储装置800的情况下，可以考虑几
种驱动方法。
第一方法是指，紧在使存储单元820成为低电阻化之前，测量该存储
单元820的电阻值，按照测量结果，选择低电阻化写入电压的方法。
第二方法是指，紧在使存储单元820成为高电阻化之后，测量写入后
的高电阻值，若测量的高电阻值超过规定的阈值，再次，重新进行高电阻
化，以使高电阻值成为正常的值的方法。
图7是所述第一方法的流程图。
如图7示出，控制电路810，在低电阻化时，首先，测量写入对象的高
电阻状态的存储单元820的电阻值(S101)，判断测量的电阻值是否为规定的
阈值以上(S102)。
在测量的电阻值小于所述阈值的情况下(S102的“否”)，控制电路810，
利用第一低电阻化电压VRL1将写入对象的存储单元820成为低电阻化
(S103)。
另一方面，在测量了的电阻值为所述阈值以上的情况下(S102的“是”)，
控制电路810，利用第二低电阻化电压VRL2将写入对象的存储单元820成
为低电阻化(S104)。
图8是所述第二方法的流程图。
如图8示出，控制电路810，在高电阻化时，首先，利用高电阻化电压
VRH将写入对象的存储单元820成为高电阻化(S201)。
接着，控制电路810，测量高电阻化后的写入对象的存储单元820的电
阻值(S202)，判断测量的电阻值是否为规定的阈值以上(S203)。
在测量的电阻值为所述阈值以上的情况下(S203的“是”)，控制电路
810，利用第一低电阻化电压VRL2将写入对象的存储单元820成为低电阻
化后(S204)，再次，进行步骤S201以后的处理。也就是说，控制电路810，
反复步骤S201至S204的处理，直到高电阻化后的电阻值成为小于所述阈
值为止(S203的“否”)。
在此，本发明的最重要点是，在高电阻值超过规定的阈值而变大的情
况下，将小的电压(绝对值比通常工作电压小的电压)有效地施加到非易失性
存储元件100，从而成为低电阻化。
具体而言，在所述例子中，控制电路810，在高电阻值小于规定的阈值
的情况下，向由非易失性存储元件100和电阻元件(电路电阻202，图6中
没有示出)构成的串联电路的两端施加第一低电阻化电压VRL1，从而在非
易失性存储元件100的上部电极107与下部电极103之间施加第一电压
VL1。并且，控制电路810，在高电阻值为规定的阈值以上的情况下，向由
非易失性存储元件100和电阻元件(电路电阻202)构成的串联电路的两端施
加第二低电阻化电压VRL2，从而在非易失性存储元件100的上部电极107
与下部电极103之间施加比第一电压VL1小的第二电压VL2。
因此，若能够变更向非易失性存储元件100施加的电压，则可以不采
用如上所述的将向串联电路的施加电压直接变化的方法。也就是说，也可
以不改变施加电压本身的大小，而利用负载电阻等，变更有效地施加到非
易失性存储元件100的电压的大小。
并且，如图9示出也可以，省略图7的流程图中的低电阻化时的电阻
值测量(S101)以及高电阻值的判断(S102)，而将首先以第二低电阻化电压来
成为低电阻化(S104)后，还施加第一低电阻化电压的步骤(S103)适用于所有
的低电阻化时。
进一步，如图10示出也可以，省略图8的流程图中的高电阻化时的电
阻值测量(S202)以及高电阻值的判断(S203)，而将首先以高电阻化电压来成
为高电阻化(S201)后，以第二低电阻化电压来成为低电阻化(S204)，还施加
高电阻化电压的步骤(S205)适用于所有的高电阻化时。
根据这样的结构，能够减少比写入需要花费时间的读出工序，提高工
作速度。
(变形例1)
图11是，利用负载电阻等来变更有效地施加到非易失性存储元件100
的电压的大小的非易失性存储装置800A的方框图。图11示出的非易失性
存储装置800A，与图6示出的非易失性存储装置800的结构相比，写入用
电源811A的结构与写入用电源811不同。并且，非易失性存储装置800A
还包括可变电阻元件830。
具体而言，写入用电源811A，仅包括第一RL化用电源812和RH化
用电源813，而不包括第二RL化用电源814。
可变电阻元件830，实际上串联连接于第一RL化用电源812与存储单
元820之间。
并且，在非易失性存储装置800A中，控制电路810，在高电阻值小于
规定的阈值的情况下，将可变电阻元件830的电阻值设定为第一电阻值，
并且，向由存储单元820和可变电阻元件830构成的串联电路的两端施加
低电阻化电压VRL，从而向由非易失性存储元件100和电路电阻202(未图
示)构成的串联电路的两端施加第一低电阻化电压VRL1，在非易失性存储
元件100的上部电极107与下部电极103之间施加第一电压VL1。
并且，控制电路810，在高电阻值为规定的阈值以上的情况下，将可变
电阻元件830的电阻值设定为比所述第一电阻值高的第二电阻值，并且，
向由非易失性存储元件100和可变电阻元件830构成的串联电路的两端施
加低电阻化电压VRL，从而向由非易失性存储元件100和电路电阻202(未
图示)构成的串联电路的两端施加第二低电阻化电压VRL2，在非易失性存
储元件100的上部电极107与下部电极103之间施加比第一电压VL1小的
第二电压VL2。
以下，说明可变电阻元件830的结构例。
例如，图12A是示出可变电阻元件830的一个例子的图。图12A示出
的可变电阻元件830包括第一电阻元件831以及第二电阻元件832、开关
833。
第一电阻元件831、第二电阻元件832以及非易失性存储元件100，按
此顺序串联连接。
开关833，切换向由第二电阻元件832和非易失性存储元件100构成的
第一串联电路的两端施加低电阻化电压VRL、还是向由第一电阻元件831、
第二电阻元件832和非易失性存储元件100构成的第二串联电路的两端施
加低电阻化电压VRL。
在该结构中，控制电路810，通过向所述第一串联电路的输入端子的两
端施加低电阻化电压VRL，在所述第一串联电路的输出端子的两端发生第
一低电阻化电压VRL1，在非易失性存储元件100的上部电极107与下部电
极103之间施加第一电压VL1。
并且，控制电路810，通过向所述第二串联电路的输入端子的两端施加
低电阻化电压VRL，在所述第二串联电路的输出端子的两端发生第二低电
阻化电压VRL2，在非易失性存储元件100的上部电极107与下部电极103
之间施加比第一电压VL1小的第二电压VL2。换而言之，控制电路810，
在高电阻值为规定的阈值以上的情况下，通过在通常的路径中串联插入第
一电阻元件831，从而降低施加到非易失性存储元件100的两端的电压。
如此，非易失性存储装置800，即使被构成为第一RL化用电源812输
出与通常工作时的低电阻化电压相同的低电阻化电压VRL，在非易失性存
储元件100的高电阻值为规定的阈值以上的情况下，也能够将施加到非易
失性存储元件100的有效的电压的绝对值，比通常时的低电阻化电压变小，
因此，能够防止低电阻固定。
而且，在图11中，将可变电阻元件830记载为独立于其他的电路的要
素，但是也可以与其他的电路共享该可变电阻元件830的一部分。例如，
第二电阻元件832的一部分或全部，也可以是所述的电路电阻202(相当于
实际使用时的二极管、晶体管以及布线电阻的某一个以上)。
图12B是示出可变电阻元件830的其他的例子的图。图12B示出的可
变电阻元件830包括第一电阻元件835、第二电阻元件836、以及开关837。
第一电阻元件835和第二电阻元件836，相互并联连接。并且，第二电
阻元件836的电阻值，比第一电阻元件835的电阻值高。
开关837，切换向由第一电阻元件835和非易失性存储元件100构成的
第一串联电路的输入端子的两端施加低电阻化电压VRL、还是向由第二电
阻元件836和非易失性存储元件100构成的第二串联电路的输入端子的两
端施加低电阻化电压VRL。
根据该结构，控制电路810，通过向所述第一串联电路的输入端子的两
端施加低电阻化电压VRL，在所述第一串联电路的输出端子的两端发生第
一低电阻化电压VRL1，在非易失性存储元件100的上部电极107与下部电
极103之间施加第一电压VL1。
并且，控制电路810，通过向所述第二串联电路的输入端子的两端施加
低电阻化电压VRL，在所述第二串联电路的输出端子的两端发生第二低电
阻化电压VRL2，在非易失性存储元件100的上部电极107与下部电极103
之间施加比第一电压VL1小的第二电压VL2。
如此，非易失性存储装置800，即使被构成为第一RL化用电源812输
出与通常工作时的低电阻化电压相同的低电阻化电压VRL，也能够将施加
到非易失性存储元件100的有效的电压的绝对值变小，因此，能够防止低
电阻固定。
而且，第一电阻元件835和第二电阻元件836的至少一方的一部分或
全部，也可以是所述的电路电阻202(相当于实际使用时的二极管、晶体管
以及布线电阻的某一个以上)。
图13是示出可变电阻元件830的其他的例子的图。图13示出的可变
电阻元件830包括用于调整负载电阻的晶体管840。控制电路810，通过变
更晶体管840的栅极电压，从而变更晶体管840的导通电阻。据此，控制
电路810，变更可变电阻元件830的电阻值。例如，控制电路810，通过向
晶体管840的栅极施加第一电压，从而将晶体管840的导通电阻成为第一
电阻值，通过向晶体管840的栅极施加比第一电压低的第二电压，从而将
晶体管840的导通电阻成为比第一电阻值高的第二电阻值。
而且，晶体管840，可以是为了降低施加到非易失性存储元件100的两
端的电压而设置的专用的晶体管840，也可以是原来在第一RL化用电源812
与非易失性存储元件100之间设置的晶体管。例如，可以将列选择电路803、
写入电路806、或行驱动器807中包括的晶体管作为晶体管840来利用，也
可以将存储单元820中包括的晶体管821作为晶体管840来利用。
并且，可变电阻元件830，也可以是能够调整栅极电压的晶体管或或其
组合电路。这是因为，通过改变晶体管的栅极电压，从而能够改变晶体管
的导通电阻的缘故。
(变形例2)
在所述说明中描述，本发明的实施例涉及的非易失性存储装置，在高
电阻值超过规定的阈值时，向非易失性存储元件100施加绝对值比通常工
作电压小的电压来成为低电阻化的情况的例子，但是，本实施例涉及的非
易失性存储装置的特点是，在高电阻值超过规定的阈值的情况下，以比通
常时弱的写入条件，来进行低电阻化写入。
也就是说，该非易失性存储装置的特点是，在高电阻值小于规定的阈
值的情况下，以第一写入条件进行低电阻化写入，在高电阻值为规定的阈
值以上的情况下，以比第一写入条件弱的第二写入条件进行低电阻化写入。
在此，弱的写入条件是指，基于低电阻化写入或高电阻化写入的电阻
值的变化少的写入条件。换而言之，弱的写入条件是，低电阻化后的电阻
值高的写入条件，也是高电阻化后的电阻值低的写入条件。具体而言，弱
的写入条件是，如上所述低电阻化电压低的写入条件，或是施加低电阻化
电压的时间短的写入条件。
以下说明，在高电阻值为规定的阈值以上时，在比通常工作时短的时
间，向非易失性存储元件100施加与通常工作电压相同的电压的情况。具
体而言，该非易失性存储装置，与通常工作时相比，使脉冲宽度短，或使
脉冲次数少。
图14是变形例2的第一方法的流程图。而且，对于步骤S101以及S102，
由于与图7示出的处理同样，因此省略说明。
在由步骤S101测量的电阻值小于所述阈值的情况下(S102的“否”)，
控制电路810，在第一时间的期间，向非易失性存储元件100施加低电阻化
电压VRL，从而将写入对象的存储单元820成为低电阻化(S113)。
另一方面，在测量的电阻值为所述阈值以上的情况下(S102的“是”)，
控制电路810，在第二时间的期间，向非易失性存储元件100施加低电阻化
电压VRL，从而将写入对象的存储单元820成为低电阻化(S114)。在此，
第二时间比第一时间短。
如此，通过控制向非易失性存储元件100施加低电阻化电压VRL的时
间，与所述的控制电压值的情况同样，也能够抑制低电阻固定。
图15是变形例2的第二方法的流程图。而且，对于步骤S201至S203，
由于与图8示出的处理同样，因此省略说明。
在由步骤S202测量的电阻值为所述阈值以上的情况下(S203的“是”)，
控制电路810，在第二时间的期间，向非易失性存储元件100施加低电阻化
电压VRL，从而将写入对象的存储单元820成为低电阻化后(S214)，再次，
进行步骤S201以后的处理。
也就是说，控制电路810，反复所述的处理，直到高电阻化后的电阻值
成为小于阈值为止(S203的“否”)。
而且，在此，分别记载控制电压值的情况、和控制电压施加时间的情
况，但是，也可以一起控制电压值和电压施加时间。例如，控制电路810，
在测量的电阻值小于阈值的情况下，在第一时间的期间，向非易失性存储
元件100施加第一低电阻化电压VRL1，在测量的电阻值为所述阈值以上的
情况下，控制电路810，在第二时间的期间，向非易失性存储元件100施加
第二低电阻化电压VRL2。在此，第二时间与第二低电阻化电压VRL2的乘
积，比第一时间与第一低电阻化电压VRL1的乘积小。
(变形例3)
在所述说明中描述，本发明的实施例涉及的非易失性存储装置，按照
电阻值，切换第一低电阻化电压VRL1和第二低电阻化电压VRL2的两个
电压的例子，但是，该非易失性存储装置，也可以按照电阻值切换三个以
上的电压值。
以下，说明按照电阻值切换三个以上的电压值时的工作。
图16是变形例3的第一方法的流程图。
如图16示出，控制电路810，判断由步骤S101测量的电阻值是否为第
一阈值以上以及是否为第二阈值以上(S122和S125)。在此，第二阈值比第
一阈值大。也就是说，控制电路810判断，电阻值是(1)小于第一阈值、还
是(2)第一阈值以上且小于第二阈值、还是(3)第二阈值以上。
在测量的电阻值小于第一阈值的情况下(S122的“否”)，控制电路810，
利用第一低电阻化电压，将写入对象的存储单元820成为低电阻化(S103)。
另一方面，在测量的电阻值为第一阈值以上、且小于第二阈值的情况
下(S122的“是”，且S125的“否”)，控制电路810，利用第二低电阻化电
压，将写入对象的存储单元820成为低电阻化(S104)。
并且，在测量的电阻值为第二阈值以上的情况下(S122的“是”，且S125
的“是”)，控制电路810，利用第三低电阻化电压，将写入对象的存储单
元820成为低电阻化(S126)。
在此，第二低电阻化电压比第一低电阻化电压小，第三低电阻化电压
比第二低电阻化电压小。
以上，变形例3涉及的非易失性存储装置，通过按照电阻值，来多阶
段地控制低电阻化电压的电压值，从而能够防止低电阻固定，并且，能够
进一步减少非易失性存储元件100的电阻值的不均匀。
图17是变形例3的第二方法的流程图。
如图17示出，控制电路810，判断由步骤S202测量的电阻值是否为第
一阈值以上以及是否为第二阈值以上(S223和S225)。
在测量的电阻值为第一阈值以上、且小于第二阈值的情况下(S223的
“是”，且S225的“否”)，控制电路810，利用第二低电阻化电压，将写
入对象的存储单元820成为低电阻化后(S204)，再次，进行步骤S201以后
的处理。
另一方面，在测量的电阻值为第一阈值以上、且第二阈值以上的情况
下(S223的“是”，且S225的“是”)，控制电路810，利用第三低电阻化电
压，将写入对象的存储单元820成为低电阻化后(S226)，再次，进行步骤
S201以后的处理。
也就是说，控制电路810，反复所述的处理，直到高电阻化后的电阻值
成为小于第一阈值为止(S223的“否”)。
(变形例4)
在所述说明中描述，防止低电阻固定的例子，但是，本发明也能够适
用于防止高电阻固定的情况。在变形例4中说明，防止高电阻固定的结构。
图18是示出第n次的脉冲施加后的低电阻值、与第n＋1次的脉冲施
加后的高电阻值的关系的图。图19是示出第n＋1次的脉冲施加后的高电
阻值、与第n＋2次的脉冲施加后的低电阻值的关系的图。
如图18示出，在紧前的低电阻值低的情况下，高电阻化后的高电阻值
低，在紧前的低电阻值高的情况下，高电阻化后的高电阻值高。这原因是，
与所述的低电阻化的情况同样，非易失性存储元件100的电阻值越低，写
入时施加到非易失性存储元件100的实际上的电压就越降低。
图20是示出变形例4涉及的非易失性存储装置800B的结构的方框图。
图20示出的非易失性存储装置800B，与图6示出的非易失性存储装
置800的结构相比，写入用电源811B的结构与写入用电源811不同。
具体而言，写入用电源811B包括低电阻化用电源(RL化用电源852)、
第一高电阻化用电源(第一RH化用电源)853、以及第二高电阻化用电源(第
二RH化用电源)854。
RL化用电源852，生成用于低电阻化写入的低电阻化电压VRL。
第一RH化用电源853，生成用于通常的高电阻化写入的第一高电阻化
电压VRH1。
第二RH化用电源854，生成非易失性存储元件100的低电阻值超过规
定的阈值时用于高电阻化的第二高电阻化电压VRH2。在此，第二高电阻化
电压VRH2的绝对值，比第一高电阻化电压VRH1的绝对值小。
并且，在非易失性存储装置800B中，控制电路810，在低电阻值比阈
值小的情况下，利用第一高电阻化电压VRH1，进行高电阻化写入。并且，
控制电路810，在低电阻值为所述阈值以上的情况下，利用第二高电阻化电
压VRH2，进行高电阻化写入。
根据以上的结构，变形例4涉及的非易失性存储装置800B，能够防止
高电阻固定。并且，非易失性存储装置800B，在不发生高电阻固定的情况
下，也能够抑制高电阻值变高。如上所述，在高电阻值变高的情况下，在
下次的低电阻化中发生低电阻固定的可能性高。也就是说，非易失性存储
装置800B，由于能够抑制高电阻值变高，因此也能够抑制低电阻固定的发
生。根据同样的理由，所述的非易失性存储装置800以及800A，除了低电
阻固定以外，还能够抑制高电阻固定。
并且，本实施例涉及的非易失性存储装置，即使在这样的不发生高电
阻固定或低电阻固定的情况下，也至少具有能够减少非易失性存储元件100
的电阻值的不均匀的效果。
以下，说明变形例4涉及的非易失性存储装置800B的工作。
图21是变形例4的第一方法的流程图。
如图21示出，控制电路810，在高电阻化时，首先，测量写入对象的
低电阻状态的存储单元820的电阻值(S301)，判断测量的电阻值是否为规定
的阈值以上(S302)。
在测量的电阻值小于所述阈值的情况下(S302的“否”)，控制电路810，
利用第一高电阻化电压VRH1，将写入对象的存储单元820成为高电阻化
(S303)。
另一方面，在测量的电阻值为所述阈值以上的情况下(S302的“是”)，
控制电路810，利用第二高电阻化电压VRH2，将写入对象的存储单元820
成为低电阻化(S304)。
图22是变形例4的第二方法的流程图。
如图22示出，控制电路810，在低电阻化时，首先，利用低电阻化电
压VRL，将写入对象的存储单元820成为低电阻化(S401)。
接着，控制电路810，测量低电阻化后的写入对象的存储单元820的电
阻值(S402)，判断测量的电阻值是否为规定的阈值以上(S403)。
在测量的电阻值为所述阈值以上的情况下(S403的“是”)，控制电路
810，利用第二高电阻化电压VRH2，将写入对象的存储单元820成为高电
阻化后(S404)，再次，进行步骤S401以后的处理。也就是说，控制电路810，
反复步骤S401至S404的处理，直到高电阻化后的电阻值成为小于所述阈
值为止(S403的“否”)。
而且，在此，说明切换高电阻化电压的例子，但是，与所述的变形例
同样，非易失性存储装置800B也可以，通过变更与非易失性存储元件100
串联连接的可变电阻元件的电阻值，从而变更施加到非易失性存储元件100
的电压值。并且，非易失性存储装置800B也可以，变更施加高电阻化电压
的时间。
并且，在变形例4中说明的按照低电阻值切换高电阻化电压的处理，
与直到变形例3为止说明的按照高电阻值切换低电阻化电压的处理这两者
具有的共同的技术特征是，在电阻值小于规定的阈值的情况下，利用通常
的第一电压，在电阻值为该阈值以上的情况下，利用比第一电压小的第二
电压。
也就是说，本实施例涉及的非易失性存储装置的特点是，判断高电阻
状态以及低电阻状态的一方的状态下的电阻变化层的电阻值是否为规定的
阈值以上，在该电阻值比阈值小的情况下，以第一写入条件，使电阻变化
层从高电阻状态以及低电阻状态的一方的状态变化为另一方的状态，在电
阻变化层的电阻值为阈值以上的情况下，以比第一写入条件弱的第二写入
条件，使电阻变化层从一方的状态变化为另一方的状态。
而且，本实施例涉及的非易失性存储装置也可以，一起进行按照高电
阻值变更写入条件的控制、和按照低电阻值变更写入条件的控制。
以上，说明了本发明的实施例涉及的非易失性存储装置，但是，本发
明不仅限于该实施例。
例如，在所述的结构例中，源极线被配置为平行于字线，但是，也可
以被配置为平行于位线。
并且，典型而言，所述实施例涉及的非易失性存储装置中包含的各个
处理部，被实现为作为集成电路的LSI。可以将它们分别单芯片化，也可以
将它们单芯片化，使得包含一部分或全部。
并且，集成电路化不仅限于LSI，而可以以专用电路或通用处理器来实
现。也可以利用在制造LSI后能够编程的FPGA(Field Programmable Gate
Array∶现场可编程门阵列)、或可重构LSI内部的电路单元的连接以及设定
的可重构处理器。
并且，也可以是，通过CPU等的处理器执行程序，从而实现本发明的
实施例涉及的非易失性存储装置的功能的一部分。
进而，本发明可以是所述程序，也可以是记录有所述程序的记录介质。
并且，当然，能够通过互联网等的传输介质来分发所述程序。
并且，在所述截面图等中，直线性地记载各个构成要素的角部以及边，
但是，因制造上的理由，而角部以及边呈圆形的构成要素也包含在本发明
中。
并且，也可以组合所述各个实施例涉及的非易失性存储装置以及其变
形例的功能中的至少一部分。
并且，在上述利用了的数字都是为了具体说明本发明而示出的例子，
本发明不仅限于以例子来示出的数字。在上述中示出的各个构成要素的材
料都是为了具体说明本发明而示出的例子，本发明不仅限于以例子来示出
的材料。
并且，所述非易失性存储元件的驱动方法中包含的各个步骤的执行顺
序，是为了具体说明本发明而示出的例子，也可以是所述以外的顺序。并
且，也可以所述步骤的一部分，与其他的步骤同时(并行)执行。
进而，在不脱离本发明的要旨的范围内所进行的本领域的技术人员能
够想到的对实施例的变更的各种变形例也包含在本发明中。
工业实用性
本发明，能够适用于非易失性存储装置以及非易失性存储元件的工作
方法。并且，本发明，能够适用于数字家电、存储卡、移动电话、个人电
脑等的各种电子设备。
符号说明
100非易失性存储元件
101衬底
102氧化物层
103下部电极
104第一缺氧型Ta氧化物层
105第二缺氧型Ta氧化物层
106电阻变化层
107上部电极
202电路电阻
203、204端子
800、800A、800B非易失性存储装置
801存储器主体部
802存储器阵列
803列选择电路
804读出放大器
805数据输出电路
806写入电路
807行驱动器
808行选择电路
809地址输入电路
810控制电路
811、811A、811B写入用电源
812第一RL化用电源
813RH化用电源
814第二RL化用电源
815数据输入电路
816电压设定信号
820存储单元
821晶体管
822字线
823源极线
824位线
830可变电阻元件
831、835第一电阻元件
832、836第二电阻元件
833、837开关
840晶体管
852RL化用电源
853第一RH化用电源
854第二RH化用电源
VL1第一电压
VL2第二电压
VRL低电阻化电压
VRL1第一低电阻化电压
VRL2第二低电阻化电压
VRH高电阻化电压
VRH1第一高电阻化电压
VRH2第二高电阻化电压