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1、(10)申请公布号 CN 102651397 A (43)申请公布日 2012.08.29 C N 1 0 2 6 5 1 3 9 7 A *CN102651397A* (21)申请号 201110045404.9 (22)申请日 2011.02.24 H01L 29/78(2006.01) H01L 21/04(2006.01) (71)申请人中国科学院微电子研究所 地址 100029 北京市朝阳区北土城西路3号 (72)发明人朱慧珑 尹海洲 骆志炯 (74)专利代理机构北京市立方律师事务所 11330 代理人郑瑜生 (54) 发明名称 一种半导体器件及其制造方法 (57) 摘要 本发明公开。
2、了半导体器件及其制造方法，所 述方法包括：提供半导体衬底；在所述半导体衬 底上形成氧化物层；在所述氧化物层上形成石墨 烯层；在所述石墨烯层上形成栅介质层，以及在 所述栅介质层上形成栅电极，并图形化所述栅电 极；在所述栅电极两侧的衬底内形成掺杂区。通 过在所述半导体衬底中形成掺杂区，继而，在石墨 烯层表层由于静电感应形成感应掺杂区，以在石 墨烯层中形成掺杂，利于减小包含石墨烯层的半 导体器件的外部电阻。 (51)Int.Cl. 权利要求书1页 说明书3页 附图3页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 1 页 说明书 3 页 附图 3 页 1/1页 2 1.一种。
3、制造半导体器件的方法，所述方法包括： 提供半导体衬底； 在所述半导体衬底上形成绝缘层； 在所述绝缘层上形成石墨烯层； 在所述石墨烯层上形成栅极结构； 以所述栅极结构为掩膜，在所述半导体衬底中形成掺杂区。 2.根据权利要求1所述的方法，其特征在于，所述半导体衬底材料为硅时，所述绝缘层 材料为氧化硅。 3.根据权利要求1所述的方法，其特征在于，以离子注入工艺形成所述掺杂区。 4.根据权利要求3所述的方法，其特征在于，对于NMOS器件，注入的掺杂粒子为As或 P；对于PMOS器件，注入的掺杂粒子为B或BF 2 。 5.根据权利要求1所述的方法，其特征在于，在形成所述掺杂区后，还包括：在所述石 墨烯层。
4、和所述半导体衬底之间施加电场。 6.根据权利要求5所述的方法，其特征在于，对于NMOS器件，所述电场为正向电场；对 于PMOS器件，所述电场为负向电场。 7.一种半导体器件，包括： 半导体衬底； 栅极结构，所述栅极结构形成于石墨烯层上，所述石墨烯层位于绝缘层上，所述绝缘层 位于所述半导体衬底上； 感应掺杂区，所述感应掺杂区位于所述栅极结构两侧且嵌于所述石墨烯层表层； 掺杂区，所述掺杂区位于所述栅极结构两侧且嵌于所述半导体衬底表层。 8.根据权利要求7所述的半导体器件，其特征在于：所述半导体衬底材料为硅时，所述 绝缘层材料为氧化硅。 9.根据权利要求7所述的半导体器件，其特征在于，对于NMOS器。
5、件，所述掺杂区中包含 As或P；对于PMOS器件，所述掺杂区中包含B或BF 2 。 10.根据权利要求7所述的半导体器件，其特征在于，所述感应掺杂区和所述掺杂区的 导电类型相同。 权 利 要 求 书CN 102651397 A 1/3页 3 一种半导体器件及其制造方法 技术领域 0001 本发明通常涉及半导体制造技术领域，具体来说，涉及一种半导体器件及其制造 方法。 背景技术 0002 石墨烯自从被发现以来，已成为世界各国研究小组的研究热点，它是碳的一种新 形态，由于其具有一系列独一无二的电学和物理学性质，成为构建纳米电子器件的理想材 料。而在石墨烯MOS器件的制造中，由于石墨烯层太薄，很难对。
6、其进行高浓度掺杂，从而使 包含石墨烯的MOS器件的外部电阻较大。 0003 因此，如何在石墨烯中形成掺杂，以减小包含石墨烯的MOS器件的外部电阻，成为 本领域技术人员亟待解决的技术问题。 发明内容 0004 本发明提供了一种半导体器件及其制造方法，利于在石墨烯层中形成掺杂，以减 小包含石墨烯层的MOS器件的外部电阻。 0005 为达到上述目的，一方面，本发明提出一种制造半导体器件的方法，所述方法包 括：提供半导体衬底；在所述半导体衬底上形成绝缘层；在所述绝缘层上形成石墨烯层；在 所述石墨烯层上形成栅极结构；以所述栅极结构为掩膜，在所述半导体衬底中形成掺杂区。 0006 另一方面，本发明还提供了。
7、一种半导体器件，所述半导体器件包括：半导体衬底； 栅极结构，所述栅极结构形成于石墨烯层上，所述石墨烯层位于绝缘层上，所述绝缘层位于 所述半导体衬底上；感应掺杂区，所述感应掺杂区位于所述栅极结构两侧且嵌于所述石墨 烯层表层；掺杂区，所述掺杂区位于所述栅极结构两侧且嵌于所述半导体衬底表层。 0007 根据本发明提供的技术方案，通过在所述半导体衬底中形成掺杂区，继而，在石墨 烯层表层由于静电感应(优选地，在电场作用下)形成感应掺杂区，以在石墨烯层中形成掺 杂，利于减小包含石墨烯层的半导体器件的外部电阻。 附图说明 0008 图1示出了本发明提供的半导体器件制造方法实施例中各步骤的流程图； 0009 。
8、图2-6示出了本发明提供的半导体器件实施例的各个制造阶段的中间结构示意 图。 具体实施方式 0010 下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简 化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且 目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重 复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此 说 明 书CN 102651397 A 2/3页 4 外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到 其他工艺的可应用于性和/或其他材料的使用。另外，。
9、以下描述的第一特征在第二特征之 “上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形 成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。 0011 参考图1和图2，在步骤S01中，提供半导体衬底200。在本实施例中，衬底200包 括硅衬底(例如晶片)，在其他的实施例中，衬底200还可以包括其他基本半导体或化合物 半导体，例如Ge、SiGe、GaAs、InP、SiC或金刚石等。根据现有技术公知的设计要求(例如 p型衬底或者n型衬底)，衬底200可以包括各种掺杂配置。此外，衬底200可以可选地包 括外延层，可以被应力改变以增强性能，以及可以包括绝缘体上。
10、硅(SOI)结构。 0012 在步骤S02中，在所述半导体衬底200上形成绝缘层202，参考图2。可以通过化 学气相沉积(CVD)、低压化学气相沉积(LPCVD)或氧化等其他合适的方法在所述衬底200上 沉积形成绝缘层202，由于本发明实施例以体硅作为衬底材料，绝缘层202优选为氧化硅， 绝缘层的厚度大约为1nm-20nm，如5nm、10nm或15nm。 0013 在步骤S03中，在所述绝缘层202上形成石墨烯层204，参考图2。本发明实施例 以石墨烯层为例，例如可以在所述绝缘层202上沉积单层或多层的石墨烯材料，可以利用 CVD、热分解法、微机械剥离法，及其键合转移法或其他合适的方法来形成石。
11、墨烯层204。 0014 在步骤S04中，在所述石墨烯层204上形成栅极结构，参考图3。其中，所述栅极 结构可以包括栅介质层206，以及形成在所述栅介质层206上的栅电极208。所述栅电极 208可以是一层或多层结构，在本发明实施例中，所述栅电极为两层结构，包括金属栅极层 208-1和多晶硅层208-2，所述金属栅极208-1可以为例如TiN，厚度可以为20nm-50nm，所 述多晶硅层208-2厚度可以为30nm-100nm。 0015 需指出地是，本发明并不局限于所述栅极结构，本领域技术人员所公知的栅极结 构均包含在本发明的保护范围中。具体来说，首先，在所述石墨烯层204上形成栅介质层 2。
12、06，所述栅介质层206可以包括高k介质材料(如HfO 2 、HfSiO、HfSiON、HfTaO、HfTiO、 HfZrO、Al 2 O 3 、La 2 O 3 、ZrO 2 或LaAlO中的一种或其组合)，其厚度可以为1nm-10nm，而后在所 述栅介质层206上沉积形成栅电极，而后，可以通过RIE(反应离子刻蚀)的方法图形化所 述栅电极208，并停止在栅介质层206上，形成如图3所示的结构；在其他实施例中，RIE操 作也可停止于石墨烯层204。 0016 在步骤S05，以所述栅极结构为掩膜，在所述半导体衬底200中形成掺杂区210，如 图4所示。 0017 具体地，可以通过离子注入工艺形。
13、成所述掺杂区，所述离子注入工艺可包含至少 一次离子注入操作。例如，对于NMOS器件，注入的掺杂粒子可以为As或P；对于PMOS器件， 注入的掺杂粒子可以为B或BF 2 。 0018 以所述栅极结构为掩膜，所注入的离子穿过未被所述栅极结构覆盖区域的栅介质 层206、绝缘层202及石墨烯层204，进入所述衬底200中，而后进行退火激活注入的离子， 从而在半导体衬底200接地后(接地为所述半导体衬底200的惯常状态；器件工作时，所述 半导体衬底200通常也为接地状态)，在栅电极208两侧的衬底200内形成掺杂区210，如 图5所示。对于NMOS器件，形成n + 掺杂区，对于PMOS器件，形成p + 。
14、掺杂区。需指出的是， 在形成掺杂区210后，在所述栅极结构两侧、所述石墨烯层204表层中可由于静电感应而形 说 明 书CN 102651397 A 3/3页 5 成感应掺杂区212(可用以作为半导体器件的源漏区，下文同)，所述感应掺杂区212和所述 掺杂区210的导电类型相同，即均为n型掺杂或均为p型掺杂。形成所述感应掺杂区212 的目的在于：在所述石墨烯层204中通过静电感应形成掺杂，以克服对于包含石墨烯层204 的半导体器件难以在所述石墨烯层204中直接进行高浓度掺杂的弱点，利于减小包含石墨 烯层204的半导体器件的外部电阻。 0019 进一步地，在其他实施例中，如图6所示，还可在所述石墨。
15、烯层和所述半导体衬底 200之间施加电场(V)，具体地，对于NMOS器件，所述电场为正向电场，如使所述半导体衬底 200接地，而使所述石墨烯层204接于电源的阴极，或者，其他使所述石墨烯层204和所述 半导体衬底200之间具有正电压的实施方式；对于PMOS器件，所述电场为负向电场，如使 所述半导体衬底200接地，而使所述石墨烯层接于电源的阴极，或者，其他使所述石墨烯层 204和所述半导体衬底200之间具有负电压的实施方式。利于增强所述石墨烯层中的掺杂 浓度。 0020 本发明还提供了一种半导体器件，如图5所示，所述半导体器件包括：半导体衬底 200；栅极结构，所述栅极结构形成于石墨烯层204上。
16、，所述石墨烯层204位于绝缘层202 上，所述绝缘层202位于所述半导体衬底200上；感应掺杂区212，所述感应掺杂区212位 于所述栅极结构两侧且嵌于所述石墨烯层204表层；掺杂区210，所述掺杂区210位于所述 栅极结构两侧且嵌于所述半导体衬底200表层。 0021 其中，所述感应掺杂区212和所述掺杂区210的导电类型相同，即均为n型掺杂 或均为p型掺杂。对于NMOS器件，掺杂区210中包含As或P；对于PMOS器件，所述掺杂区 210中包含B或BF 2 。在本发明实施例中，所述栅极结构包括栅介质层206和栅电极208；绝 缘层202的厚度可为1nm-20nm。 0022 优选地，在器件。
17、操作时，可以将半导体衬底200接地，通过改变半导体衬底200电 压V gnd 来改变器件的外部电阻，如图6所示，图中省略的器件的其他终端的连接配置可以参 考本领域的惯常方式。 0023 以上对半导体器件及其制造方法进行了详细的描述，通过在所述半导体衬底中形 成掺杂区，继而，在石墨烯层表层由于静电感应(优选地，在电场作用下)形成感应掺杂区， 以在石墨烯层中形成掺杂，利于减小包含石墨烯层的半导体器件的外部电阻。 0024 虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和 所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对 于其他例子，本领域的普通。
18、技术人员应当容易理解在保持本发明保护范围内的同时，工艺 步骤的次序可以变化。 0025 此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制 造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容 易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法 或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结 果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制 造、物质组成、手段、方法或步骤包含在其保护范围内。 说 明 书CN 102651397 A 1/3页 6 图1 图2 说 明 书 附 图CN 102651397 A 2/3页 7 图3 图4 说 明 书 附 图CN 102651397 A 3/3页 8 图5 图6 说 明 书 附 图CN 102651397 A 。