半导体存储器 【技术领域】
本发明涉及可以用低功耗保持数据的动态随机存取存储器(以下，叫做DRAM)。
背景技术
在DRAM中，为了长时间保持数据必须要进行刷新动作。DRAM的刷新动作，一般地说，具有根据来自芯片外部的触发信号进行的刷新动作(自动刷新动作)和在芯片内部产生触发信号的刷新动作(自我刷新)。
以64兆位(Mb)的同步DRAM为例，必须在64ms期间，把4096次的触发信号(自动刷新指令)输入到芯片内部，必须在该期间内对64兆位的所有的存储单元进行刷新动作。
换句话说，结果变成为从特定的存储单元被刷新后到该特定存储单元再次被刷新为止，存在着最长64ms的时间间隔。
即，作为存储单元，至少在该64ms的期间，数据要确实地可以继续保持这一特性(间歇时间特性)是必不可少的。
然而，通常，刷新要一行一行地进行，在一次的刷新动作中可以对一行之内的存储单元的数据用读出放大器进行刷新。这里设存储单元阵列的存储容量为n位(常数)，设用一次的刷新动作可以刷新的存储单元的个数为m位(常数)，并设刷新间隔为tR秒，则每一单位时间地刷新动作的次数N可以用下式表示：
N＝n/(m×tR) …(1)
就是说，倘假定刷新所耗费的消耗电流在所有的存储单元中是相同的，而且一次的刷新动作所耗费的消耗电流恒定，则为了降低刷新动作所耗费的全部消耗电流，只要加长刷新间隔tR，减少单位时间内的刷新动作的次数即可。
例如，在自我刷新动作中，就变成为使得在芯片内部可以自由地选择刷新间隔tR。此外，在使用具有自我刷新功能的DRAM的状况下，要重视减少自我刷新时的消耗电流。为此，在这样的DRAM的情况下，刷新间隔tR，在存储单元的特性(间歇时间特性)的允许范围内，要控制为尽可能地长。
具体地说，若设存储单元的间歇时间特性为64ms，则自我刷新时的刷新间隔tR，就可以设定为本身为可以设定的最大值的64ms。同样，若设存储单元的间歇时间特性为128ms，则自我刷新时的刷新间隔tR就可以设定为128ms。
这样一来，在存储单元的间歇时间特性为128ms的情况下，与为64ms的情况下比较，单位时间内的刷新动作的次数的N值就可以变成为一半，其结果是刷新动作所消耗的全部消耗电流也可以变成为一半。
【发明内容】
单位时间内的刷新动作的次数N，可以上述式(1)表示。这样一来，为要减少刷新动作所耗费的全部消耗电流，在存储单元的间歇时间特性允许的范围内，只要尽可能地加长刷新间隔tR，减少单位时间内的刷新动作的次数N即可。
但是，刷新间隔tR受存储单元的间歇时间特性限制。即，为了加长刷新间隔tR，就必须改善存储单元的间歇时间特性。然而，要大幅度地改善存储单元的间歇时间特性，大幅度地削减刷新时的消耗电流，在器件构造上是非常困难的。
本发明就是为解决这样的问题而发明的，其目的在于减少单位时间内的刷新动作的次数，来削减刷新时的消耗电流而无须改变存储单元的间歇时间特性。
为实现上述目的，本发明的半导体存储器，具备：存储单元阵列；在进行刷新动作时，产生对上述存储单元阵列的行进行选择的内部地址信号的信号产生电路；在进行上述刷新动作时，用来根据第1控制信号，固定构成上述内部地址信号的多位之内的至少一位的值，选择具有比上述存储单元阵列的存储容量还小的存储容量的刷新区域内的行的控制电路。
此外，本发明的半导体存储器，具备：存储单元阵列：在进行刷新动作时，产生对上述存储单元阵列的行进行选择的内部地址信号的信号产生电路；在进行上述刷新动作时，用来根据第1控制信号，选择具有比上述存储单元阵列的存储容量还小的存储容量的刷新区域内的行的控制电路；决定进行刷新的定时的刷新定时器，在选择上述刷新区域内的行的情况下，上述刷新定时器，改变进行上述刷新的定时，改变选择上述刷新区域内的行的定时。
此外，本发明的半导体存储器，具备：存储单元阵列：在进行刷新动作时，产生对上述存储单元阵列的行进行选择的内部地址信号的信号产生电路；在进行上述刷新动作时，用来根据第1控制信号，固定构成上述内部地址信号的多位之内的至少一位的值，选择具有比上述存储单元阵列的存储容量还小的存储容量的刷新区域内的行的控制电路；决定进行刷新的定时的刷新定时器，在选择上述刷新区域内的行的情况下，上述刷新定时器，改变进行上述刷新的定时，改变选择上述刷新区域内的行的定时。
在上述刷新区域的存储容量为上述存储单元阵列的存储容量的1/2n的情况下，固定上述内部地址信号的高位n位的值。
在上述刷新区域的存储容量为上述存储单元阵列的存储容量的1/2n的情况下，使选择上述刷新区域内的行的间隔变成为2n倍。
上述刷新区域可以用存储在芯片内的存储器器件中的数据预先决定。
仅仅选择上述刷新区域内的行的功能，用第2控制信号使之变成为有效。
在上述刷新动作时，可以根据上述第1控制信号，在选择上述存储单元阵列的所有行的模式和仅仅选择上述刷新区域内的行的模式等两种模式中选择任何一种模式。
上述第1控制信号，可以在芯片的外部产生或者在芯片内部产生。
上述半导体存储器可以在便携式电子设备中使用。
本发明的存储器系统，具备上边所说的半导体存储器和把上述第1控制信号提供给上述半导体存储器的CPU。
【附图说明】
图1的框图示出了本发明的半导体存储器的主要部分。
图2示出了通常的刷新模式中的刷新区域。
图3示出了本发明的刷新模式中的刷新区域的一个例子。
图4示出了本发明的刷新模式中的刷新区域的另外一个例子。
图5示出了本发明的控制电路的电路例。
图7的波形图示出了图5和图6的控制电路的动作。
图8示出了本发明的刷新地址计数器的电路例。
图9示出了图8的计数器的第1级单元的电路例。
图10示出了图8的计数器的第2级单元的电路例。
图11示出了图8的计数器的第3级单元的电路例。
图12示出了图8的计数器的第3级以后的单元的电路例。
图13示出了使用具有本发明的刷新功能的存储器芯片的系统的一个例子。
【具体实施方式】
以下，边参看附图边详细地对本发明的半导体存储器进行说明。
[概要]
首先，说明本发明的概要。
单位时间内的刷新动作的次数N，可以用上述式(1)表示。在上述式(1)中，存储单元阵列的存储容量n和用一次的刷新动作可以刷新的存储单元的个数m，由于都是固定值(DRAM的存储容量和一次的刷新动作所耗费的消耗电流是恒定的)，故要想减少单位时间内的刷新动作的次数N，只有加长刷新间隔tR。
但是刷新间隔tR受限于存储单元的间歇时间特性，现实地说，就像在前边已经说过的那样，加长刷新间隔tR是非常困难的。
于是，在本发明中，着眼于存储单元阵列的存储容量n。就是说，只要减少存储单元的存储容量n，就可以减少单位时间内的刷新动作的次数N，就可以削减刷新时的消耗电流而无须改变存储单元的间歇时间特性。
然而，由于减小存储单元阵列的存储容量n，意味着减小可以在存储单元阵列中存储的数据量，故是不能令人满意的。
于是，在本发明中，作成为把存储单元阵列分成多个区域，使得可以从存储单元阵列的多个区域中选择成为刷新动作的对象的区域而不改变存储单元阵列的存储容量n。就是说，在本发明中，采用仅仅对存储单元阵列的多个区域中的至少一个区域，进行刷新动作的办法，就可以得到减小上述式(1)的存储容量n同样的效果，就可以减少在刷新动作中所耗费的整个消耗电流。
通俗易懂地说，上述式(1)，可以改写如下。
N＝n refresh/(m×tR) …(2)
其中，n refresh是存储单元阵列的整个存储容量之内，将成为刷新动作的对象的区域(刷新区域)内的存储容量。
本发明的半导体存储器，对于那些需要存储大量的数据，同时在特定的情况下，需要以少的功耗存储少量的数据的电子设备(例如，移动电话等的便携式电子设备)是最为合适的。
就是说，通常，用大的存储容量(例如整个存储容量n)存储大量的数据，在特定的情况下，用小的存储容量(例如，存储单元阵列的多个区域之内的至少一个区域内的存储容量)存储少量的数据。
这样一来，在存储大量的数据的情况下，由于要使用存储单元阵列的整个存储容量n，故刷新区域就变成为存储单元阵列全体(n refresh＝n)，变成为与上述式(1)相同。另一方面，在存储少量数据的情况下，由于例如要使用存储单元阵列的多个区域之内的至少一个区域内的存储容量n1(＜n)，故刷新区域变成为存储单元阵列的一部分(n refresh＝n1)，因而可以实现消耗电流的削减。
[整体图]
图1示出了本发明的半导体存储器的主要部分。
行译码器12，根据外部行地址信号或内部行地址信号(刷新地址信号)，选择存储单元阵列11的行(字线)。列译码器13，根据外部地址信号，选择存储单元阵列11的列。
外部行地址信号，经由地址缓冲器14和行地址驱动器15，输入至行译码器12。外部列地址信号，经由地址缓冲器14和列地址驱动器16输入至列译码器13。
内部行地址信号(刷新地址信号)由刷新地址计数器17产生。内部行地址信号，经由行地址驱动器15被输入至行译码器12。行地址驱动器15，具有把电位提供给被外部行地址信号或内部行地址信号选中的行(字线)的功能。
刷新定时器18，规定刷新间隔。刷新控制器19，控制一连串的刷新动作，使得各个存储单元的数据以刷新间隔进行刷新。控制信号CS，是用来切换通常的刷新动作(存储单元阵列11内的整个存储单元成为对象的刷新动作)和本发明的刷新动作(仅仅存储单元阵列11内的一部分的存储单元成为对象的低消耗电流刷新动作)的信号。控制信号CS，例如，可以由芯片外部供给。
控制信号CS被输入至控制电路10。控制电路10，根据控制信号CS，输出用来执行通常的刷新动作(normal refresh动作)或本发明的刷新动作(partial refresh动作)的信号。例如，决定刷新区域的信号，可以由控制电路10供给刷新地址计数器17，决定刷新间隔的信号，则可以由控制电路10供给刷新定时器18。
在通常的刷新动作中，由于刷新地址计数器17根据由芯片外部或芯片内部供给的触发信号按照顺序使内部行地址信号(刷新地址信号)进行增1，故存储单元阵列11的所有的行(字线)依次被选，其结果是所有的存储单元的数据都被刷新。
对此，在本发明的低消耗电流刷新动作中，内部行地址信号(刷新地址信号)的一部分被设定为固定值(‘0’或‘1’)，使得刷新动作仅仅对于预先设定的刷新区域内的存储单元进行。
例如，在用13位的内部行地址信号A0～A12选择8192个行的情况下，刷新地址计数器17，就根据由芯片外部或芯片内部供给的触发信号，按照顺序使内部行地址A0～A12进行增1。这时，若把最高位A12的值固定为‘0’，则仅仅那些最高位A12为‘0’的地址的行才能够被选，而那些最高位A12为‘1’的行则永远不会被选。
此外，若设存储单元的间歇时间特性是恒定的，则刷新间隔tR，在通常的刷新动作和本发明的低消耗电流刷新动作中，就被设定为彼此相同。
如上所述，在本发明的低消耗电流刷新动作中，由于可以采用固定内部地址信号的一部分的办法来限定刷新区域，在刷新动作时被选的行(字线)的个数减少，故作为结果，减小了将成为刷新动作的对象的存储单元阵列的存储容量n refresh，单位时间内的刷新动作的次数N也减少了。
借助于此，可以减小刷新动作时的消耗电流。
在这里，在本发明的低消耗电流刷新动作中，由于将减少被选行(字线)的个数(与存储容量n refresh对应)，故如果设使内部行地址信号增1的间隔不变，则与通常的刷新动作比较，刷新间隔tR变短。
但是，刷新间隔tR，最大可以加长到由存储单元的间歇时间特性决定的值。
于是，在本发明中，在变成为低消耗电流刷新模式的时候，就要借助于控制信号加长使内部行地址信号增1的间隔，具体地说，要加长产生触发信号的间隔。
例如，在固定最高位A12的情况下，由于存储单元阵列的刷新区域的存储容量，将变成为存储单元阵列的全部存储容量的一半(可以被选的行也是一半)，故使内部行地址信号增1的间隔即发生触发信号的间隔要变成为2倍。
此外，在固定内部行地址信号的高位n位的值，刷新区域的存储容量变成为存储单元阵列的全部存储容量的1/2n时，使内部行地址信号增1的间隔要变成为2n倍。
另外，在上述的例子中，可以采用固定内部行地址信号(刷新地址信号)的至少一个，而且加长发生触发信号的间隔的办法，用最大的刷新间隔tR，选择预先设定好了的刷新区域内的各行。
就是说，也可以根据刷新区域的存储容量，用通常的刷新模式和本发明的低消耗电流刷新模式，改变使内部行地址信号增1的间隔(发生触发信号的间隔)使得刷新间隔tR变成为同一间隔。
另外，也可以仅仅改变刷新区域的存储容量而无须改变发生触发信号的间隔。在该情况下，tR要根据刷新区域的存储容量而变化。但是，在要对全部DRAM的存储单元阵列进行刷新的情况下，由于刷新间隔tR将变成为最大，故刷新间隔tR，将变成为由存储单元的间歇时间特性决定的值以下。
如上所述，倘采用本发明的半导体存储器，则可以减小单位时间内的刷新动作的次数N，可以削减刷新时的消耗电流。
[实施例1]
用图2和图3所示的逻辑地址空间图，说明通常的刷新动作和本发明的低消耗电流刷新动作的第1例。
在本例中，前提是DRAM的存储容量为64兆位，行为8千条，列为8千条。8千条的行，可以用13位的内部行地址信号(刷新地址信号)唯一地指定。
通常的刷新动作，如图2所示，可以用按照顺序使13位的内部行地址信号A0～A12进行增1的办法进行。内部行地址信号A0～A12增1方法，就是说，虽然可以自由地设定选择行(字线)的顺序或一次被选的行(字线)的条数等，但是至少在刷新间隔tR的期间内必须选择所有的行。
本发明的低消耗电流刷新动作，如图3所示，虽然使13位的内部地址信号A0～A12按照顺序不断增1，但是这时，最高位A12的值则被固定为‘0’。在该情况下，刷新动作仅仅那些具有最高位A12为‘0’的存储单元才会成为对象。具体地说，对于那些具有DRAM的存储容量的一半的容量(32兆位)的刷新区域内的存储单元进行刷新动作。
另外，即便是在本发明的低消耗电流刷新动作中，虽然可以自由地设定选择内部地址信号A0～A12(但是A12固定)的增1方法，就是说可以自由地设定选择行(字线)的顺序或一次被选的行(字线)的条数等，但是至少在刷新间隔tR的期间内必须选择所有的行。
然而，在本实施例中，则可以借助于控制信号选择2个模式。一个模式是通常的刷新模式。另外一个模式，是本发明的低消耗电流刷新模式。由于对这2个模式进行切换，故刷新控制信号至少只要存在1位就足够了。
此外，在使用全部存储单元阵列的存储容量的情况下，可以选择通常的刷新模式，而在数据的容量小，仅仅使用存储单元阵列的一半就足够了的情况下，则可以选择本发明的低消耗电流刷新模式。
在本实施例中，虽然作成为可以用控制信号选择2个模式，但是，在该情况下，控制信号要从外部输入。但是，也可以作成为根据数据的容量，在芯片内部自动地产生控制信号。此外，对于本发明的低消耗电流刷新模式来说，也可以作成为进一步选择把A12固定为‘0’的情况和固定为‘1’的情况。此外，也可以把控制信号固定为使得控制信号总是选择本发明的低消耗电流刷新模式。
如上所述，倘采用本实施例，在低消耗电流刷新模式的情况下，由于与通常的刷新模式比较，单位时间内的刷新动作的次数N变成为一半，故刷新时的消耗电流也可以变成为一半，而无须改变存储单元的间歇时间特性。
[实施例2]
用图2和图4所示的逻辑地址空间图，说明通常的刷新动作和本发明的低消耗电流刷新动作的第2例。
在本例中，前提也是DRAM的存储容量为64兆位，行为8千条，列为8千条。8千条的行，可以用13位的内部行地址信号(刷新地址信号)唯一地指定。
通常的刷新动作，可以与上边所说的实施例1同样地进行。
本发明的低消耗电流刷新动作，如图4所示，虽然按照顺序使13位的内部地址信号A0～A12不断增1，但是，这时最高位的2位A12、A11的值都被固定为‘0’。在该情况下，该刷新动作，仅仅那些具有最高位的2位A12、A11的值都为‘0’的地址的存储单元才会成为对象。具体地说，对于具有DRAM的存储容量的1/4的容量(16兆位)的刷新区域内的存储单元可以进行刷新动作。
然而，在本实施例中，也可以借助于控制信号选择2个模式。一个模式是通常的刷新模式。另外一个模式，是本发明的低消耗电流刷新模式。由于对这2个模式进行切换，故刷新控制信号至少只要存在1位就足够了。
此外，在使用全部存储单元阵列的存储容量的情况下，可以选择通常的刷新模式，而在数据的容量小，仅仅使用存储单元阵列的1/4就足够了的情况下，则可以选择本发明的低消耗电流刷新模式。
在本实施例中，虽然把内部行地址信号(刷新地址信号)的最高位的2位A12、A11固定起来，但是，使值固定的位，只要是与预先设定的刷新区域的存储容量对应起来，是内部行地址信号之内的至少一位就行。此外，该至少一位，只要与预先设定的刷新区域的位置相对应地固定为‘0’或‘1’就可以。
如上所述，倘采用本实施例，在低消耗电流刷新模式的情况下，由于与通常的刷新模式比较，单位时间内的刷新动作的次数N变成为1/4，故刷新时的消耗电流也可以变成为1/4，而无须改变存储单元的间歇时间特性。
[实施例3]
在上述实施例1和2中，刷新模式由通常的刷新模式和本发明的低消耗电流刷新模式这2种模式构成。因此，控制信号，只要至少存在一位就够了。
但是，也可以作成为设定具有比DRAM的存储容量还少的存储容量的多个刷新区域，使得在低消耗电流模式中，根据数据容量再从多个刷新区域之内选择一个区域。
在该情况下，控制信号由多位构成。例如，如果由N位构成控制信号，则可以选择2N种以下的模式(其中之一，是通常的刷新模式，其余为低消耗电流刷新模式)。
此外，与DRAM的存储容量比较，也可以把刷新区域作成为非常小。在该情况下，只要在构成内部行地址信号的多位之内，增加其值固定的位的个数即可。
此外，控制信号既可以设置专用的外部输入端子，从该外部输入端子直接提供，也可以像模式寄存器组那样，由现存的外部输入信号的组合来产生。
[电路例]
其次，对本发明的半导体存储器的电路例进行说明。
图5和图6，示出了图1的控制电路的电路例。图7的波形图示出了图5和图6的电路的动作。
控制信号CS，在经由钟控反相器CI1后，被输入至NAND电路NA1的第1输入端。控制信号PREO(Partial Refresh Enable Option signal，部分刷新允许选择信号)则被输入至NAND电路NA1的第2输入端。
控制信号PREO，是决定是否使芯片具有用控制信号CS对通常的刷新动作(normal refresh动作)和本发明的低消耗电流刷新动作(partialrefresh动作)进行切换的功能的信号。
例如，在控制信号PREO为‘L’电平时，则仅仅可以进行通常的刷新动作，不会进行本发明的刷新动作，而与控制信号CS无关。在控制信号PREO为‘H’时，则可以根据控制信号CS执行通常的刷新动作或本发明的刷新动作。
控制信号PREO的电平(‘H’或‘L’)，例如由熔丝的状态决定。就是说，控制信号PREO的电平，由在制造芯片时熔丝是否被切断决定。因此，控制信号PREO的电平，在产品阶段已被固定为‘H’或‘L’。
但是，控制信号PREO的电平，也可以作成为可以取决于电信号而改变。
在NAND电路NA1的第1输入端和输出端之间，连接钟控反相器CI2。NADN电路NA1的输出信号，在经由CI3和反相器I1后，将变成为控制信号bPRE。
当锁存信号LACH变成为‘H’时，CI1、CI2、CI3将变成为动作状态。因此，控制信号CS被锁存在由NAND电路NA1和CI2构成的锁存器部分内，同时，根据控制信号CS产生控制信号bPRE。
锁存信号LACT、bLACT，根据控制信号ACUP、PREO产生。控制信号ACUP(Address Count Up Pulse signal，地址递增计数脉冲信号)是用来使产生刷新地址信号的刷新地址计数器17(参看图1)的计数值递增(或递减)的脉冲信号。
控制信号(脉冲信号)ACUP，每当对一个行地址内的存储单元的刷新动作结束时输出。
在控制信号PREO为‘H’时，若控制信号ACUP变成为‘H’，则锁存信号LACH也将变成为‘H’，若控制信号ACUP变成为‘L’，则锁存信号LACH也将变成为‘L’。在控制信号PREO为‘L’时，则锁存信号LACH总是保持‘L’的原样不变，与控制信号ACUP的电平没有关系。
控制信号bPRE(Partial Refresh Enable signal，部分刷新允许信号)对于控制信号CS不完全同步。控制信号bPRE的电平，如图7所示，由控制信号ACUP为‘H’的时刻的控制信号CS的电平决定。
之所以如上所述那样地作成为由输出控制信号(脉冲信号)的时刻的控制信号CS的电平来决定控制信号bPRE的电平(normal refreshmode/partial refresh mode，通常刷新模式/部分刷新模式)，是为了防止在刷新动作的途中切换控制信号bPRE的误动作。
控制信号bPRE，分别被NOR电路NR1、NR2的第1输入端。控制信号QR(Quarter refresh，1/4刷新)，在经由反相器I3之后，被输入至NOR电路NR1的第2输入端，同时，被输入至AND电路AD。控制信号HR(Half refresh，一半刷新)，在经由反相器I4之后，被输入至AND电路AD。AND电路AD的输出信号，被输入至NOR电路NR2的第2输入端。
NOR电路NR1的输出信号，将变成为控制信号bRACC11，在经由反相器I5后，变成为控制信号RACC11。NOR电路NR2的输出信号将变成为bRACC12，在经由反相器I6后，变成为控制信号RACC12。
在本电路例中，根据控制信号QR、HR的电平(‘H’或‘L’)决定把13位的行地址信号A12-A0之内，究竟是固定最高位A12的电平还是固定高位A12、A11的电平，或者对所有的位A12-A0的电平都不进行固定。
例如，倘假定控制信号PREO为‘H’，控制信号CS为‘L’，则控制信号bPRE将变成为‘L’(partial refresh mode，部分刷新模式)。这时，若控制信号HR为‘H’，控制信号QR为‘L’，则RACC12将变成为‘L’，RACC11将变成为‘H’，b RACC12将变成为’H’，bRACC11将变成为‘L’。其结果是，意味着在13位的行地址信号A12-A0之内，最高位A12的电平被固定(half refresh mode，一半刷新模式)。关于该问题将在后边讲述。
此外，在控制信号bPRE为‘L’时，如果控制信号HR为‘H’，控制信号QR为‘H’，则RACC12、RACC11都将变成为‘L’，bRACC12、b RACC11都将变成为‘L’。其结果是，意味着13位的行地址信号A12-A0之内，高位A12、A11的电平被固定(Quarter refreshmode，1/4刷新模式)。关于该问题将在后边讲述。
另外，即便是控制信号bPRE为‘L’，当控制信号HR和QR都为‘L’时，RACC12、RACC11都将变成为‘H’，b RACC12、b RACC11都将变成为‘L’。在该情况下，13位的行地址信号A12-A0的所有的位A12-A0的电平都不固定。
因此，通常，控制信号HR、QR的电平，被设定为①控制信号HR＝‘H’，控制信号QR＝‘L’，②控制信号HR＝‘H’，控制信号QR＝‘H’这两者中的一方。
控制信号HR、QR的电平，(‘H’或‘L’)，例如，可以由熔丝的状态决定。就是说，控制信号HR、QR的电平，由芯片制造时是否切断熔丝来决定。因此，控制信号HR、QR的电平，在产品阶段已经固定为‘H’或‘L’。
但是，控制信号HR、QR的电平，也可以作成为可以取决于电信号而改变。
另外，在控制信号PREO为‘L’时或控制信号CS为‘H’时，控制信号bPRE将变成为‘H’。这时，RACC12、RACC11总是变成为‘H’，bRACC12、bRACC11总是变成为L’，而与控制信号HR、QR的电平无关。即，13位的行地址信号A12-A0的所有的位A12-A0的电平都不固定。
图8示出了图1的刷新地址计数器的电路例。
本电路例，为使之与上边所说的实施例1到3对应，由刷新地址计数器17产生的刷新地址信号A12-A0，变成为13位。刷新地址信号A12-A0的位数和构成刷新地址计数器17的单元数互相对应，故在本电路例中，构成刷新地址计数器17的单元数为13个(N＝1、2、3…、13)。
在本电路例中，前提是：①由4个刷新区域构成一个存储单元阵列区域，用控制信号CS切换仅仅刷新一个刷新区域内的存储单元的模式(Quarter Refresh mode，1/4刷新模式)和刷新所有的刷新区域内的存储单元的模式，②由2个刷新区域构成一个存储单元阵列区域，切换仅仅刷新一个刷新区域内的存储单元的模式(Half Refresh mode，一半刷新模式)和刷新所有的刷新区域内的存储单元的模式(Normal Refreshmode，通常刷新模式)。
为此，要作成为向刷新地址信号A12-A0之内，产生高位A12、A11的单元(N＝1、2)，输入由图5和图6的电路产生的控制信号RACC12、bRACC12、RACC11、bRACC11，使得刷新地址信号A12、A11的电平得以固定。
图9示出了图8的计数器的单元N＝1的电路例。
向单元N＝1输入控制信号ACUP，而从单元N＝1输出刷新地址信号A12。在RACC12为‘H’，bRACC12为‘L’时，刷新地址信号A12将变成为以控制信号ACUP为基本时钟的2进计数输出信号。另一方面，在RACC12为‘L’，bRACC12为‘H’时，刷新地址信号A12，则保持原样不变地输出控制信号ACUP。
控制信号ACUP，是每当刷新动作结束时产生的脉冲信号，一直到其次的刷新动作开始时为止，肯定要返回‘L’电平。为此，刷新地址信号A12，将变成为ACUP，就是说总是变成为‘L’电平的信号，该信号被取入到地址驱动器内。作为结果，在行译码器电路的情况下，刷新地址信号A12将变成为固定为‘L’的状态。
图10示出了图8的计数器的单元N＝2的电路例。
单元N＝1的输出信号被输入至单元N＝2。就是说，根据控制信号RACC12、bRACC12，向单元N＝2输入以控制信号ACUP为基本时钟的2进计数输出信号和控制信号ACUP中的任何一方。
从单元N＝2输出刷新地址信号A11。在RACC11为‘H’，bRACC11为‘L’时，刷新地址信号A11，将变成为以刷新地址信号A12为基本时钟的2进计数输出信号。另一方面，在RACC11为‘L’，bRACC11为‘H’时，刷新地址信号A11则保持原样不变地输出控制信号ACUP。
控制信号ACUP，是每当刷新动作结束时产生的脉冲信号，，一直到其次的刷新动作开始时为止，肯定要返回‘L’电平。为此，刷新地址信号A11，将变成为ACUP，就是说总是变成为‘L’电平的信号，该信号被取入到地址驱动器内。作为结果，在行译码器电路的情况下，刷新地址信号A11将变成为固定为‘L’的状态。
图11示出了图8的计数器的单元N＝1、2、3…、13的电路例。
向各个单元N＝1、2、3…、13，输入一个之前的单元的输出信号Ax+1，从各个单元N＝1、2、3…、13输出刷新地址信号Ax。
在单元N＝1、2、3…、13中，由于RACCx被固定为‘H’，bRACCx被固定为‘L’，故刷新地址信号Ax总是要变成为对Ax+1进行2进制计数的信号。
在图8-图11中，虽然说明的是刷新地址计数器的电路例，但是刷新地址计数器内的各个单元，既可以具有彼此相同的构成，也可以具有彼此不同的构成。
例如，对于图11的单元N＝1、2、3…、13来说，也可以简化输出部分的逻辑电路，变成为图12所示的那样的单元。
另外，在本电路例中，虽然作成为最低限度可以固定13位的行地址信号A12-A0之内的高位A12、A11，以便可以实现上边所说的实施例1到3，但是借助于应用本电路例，也可以容易地对行地址信号的高位3位以上进行固定。
[动作]
其次，对使用图5-图12的电路例的情况下的上边所说的实施例1和2的半导体存储器的动作进行说明。
①在实施例1的情况下
i.前提
首先，为了使芯片具有本发明的功能，把控制信号PREO设定为‘H’。此外，在实施例1中，由于把64兆位存储单元阵列区域分成2个32兆位存储单元阵列区域，故把控制信号HR设定为‘H’，把QR设定为‘L’。此外，把RACC10-RACC0固定为‘H’，把bRACC10-bRACC0固定为‘L’。
在该前提条件下，就可以根据控制信号CS的电平，选择性地执行通常的刷新动作或本发明的刷新动作。
ii.通常刷新动作
在进行通常的刷新动作，就是说在刷新64兆位的存储单元阵列区域内的存储单元的情况下，控制信号CS将变成为‘H’。在控制信号CS为‘H’时，当控制信号ACUP变成为‘H’时，则控制信号bPRE将变成为‘H’。当控制信号bPRE变成为‘H’时，如表1所示，RACC12将变成为‘H’，bRACC12将变成为‘L’，RACC11将变成为‘H’，bRACC11将变成为‘L’。【表1】通常刷新 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0
N＝1 2 3 4 5 6 7 8 9 10 11 12 13 输入 ACUP A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 输出 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 RACCx/bRACCx H/L H/L H/L H/L H/L H/L H/L H/L H/L H/L H/L H/L H/L
即，对于刷新地址计数器内的所有的单元(N＝1、2、3、…13)来说，RACCx(x为12、11、…0)将变成为‘H’，bRACCx将变成为‘L’。
因此，向最初的单元(N＝1)输入脉冲信号ACUP，向第2级以后的单元(N＝2、3、…13)输入前一级的单元的输出信号。作为结果，与脉冲信号ACUP同步地使13位刷新行地址信号A12-A0按照顺序增1。
iii.一半刷新动作
在进行本发明的刷新动作，就是说，在刷新64兆位存储单元阵列区域之内的一半的32兆位存储单元阵列区域内的存储单元的情况下，控制信号CS将变成为‘L’。在控制信号CS为‘L’时，当控制信号ACUP变成为‘H’时，控制信号bREP将变成为‘L’。当控制信号bREP变成为‘L’时，如表2所示，RACC12将变成为‘L’，bRACC12将变成为‘H’，RACC11将变成为‘H’，bRACC11将变成为‘L’。
【表2】
一半刷新 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0
N＝1 2 3 4 5 6 7 8 9 10 11 12 13 输入 ACUP ACUP A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 输出 ACUP A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 RACCx/bRACCx L/H H/L H/L H/L H/L H/L H/L H/L H/L H/L H/L H/L H/L
即，对于刷新地址计数器内的最初的单元(N＝1)来说，RACC12将变成为‘L’，bRACC12将变成为‘H’。此外，对于第2级以后的单元(N＝2、3、…13)来说，RACCx(x为11、10、…0)将变成为‘H’，而bRRCAx则将变成为‘L’。
因此，第1级的单元(N＝1)的输出信号(行地址信号)A12，保持原样不变地输出控制信号ACUP。控制信号ACUP，是每当刷新动作结束时产生的脉冲信号，一直到其次的刷新动作开始时为止，肯定要返回‘L’电平。为此，刷新地址信号A12，将变成为ACUP，就是说总是变成为‘L’电平的信号，该信号被取入到地址驱动器内。作为结果，在行译码器电路的情况下，刷新地址信号A12将变成为固定为‘L’的状态。
此外，向第2级的单元(N＝2)输入的第1级的单元(N＝1)的输出信号A12，实质上是与控制信号ACUP同等的。作为结果，除去最高位A12之外，与脉冲信号ACUP同步地使刷新地址信号的其余的12位A11-A0按照顺序增1。
②在实施例2的情况下
i.前提
首先，为了使芯片具有本发明的功能，把控制信号PREO设定为‘H’。此外，在实施例2中，由于把64兆位存储单元阵列区域分成4个16兆位存储单元阵列区域，故把控制信号HR设定为‘H’，把QR设定为‘L’。此外，把RACC10-RACC0固定为‘H’，把bRACC10-bRACC0固定为‘L’。
在该前提条件下，就可以根据控制信号CS的电平，选择性地执行通常的刷新动作或本发明的刷新动作。
ii.通常刷新动作
在进行通常的刷新动作，就是说在刷新64兆位的存储单元阵列区域内的存储单元的情况下，控制信号CS将变成为‘H’。在控制信号CS为‘H’时，当控制信号ACUP变成为‘H’时，则控制信号bPRE将变成为‘H’。当控制信号bPRE变成为‘H’时，如上述表1所示，RACC12将变成为‘H’，bRACC12将变成为‘L’，RACC11将变成为‘H’，bRACC11将变成为‘L’。
即，对于刷新地址计数器内的所有的单元(N＝1、2、3、…13)来说，RACCx(x为12、11、…0)将变成为‘H’，bRACCx将变成为‘L’。
因此，向最初的单元(N＝1)输入脉冲信号ACUP，向第2级以后的单元(N＝2、3、…13)输入前一级的单元的输出信号。作为结果，与脉冲信号ACUP同步地使13位刷新行地址信号A12-A0按照顺序增1。
iii.1/4刷新动作
在进行本发明的刷新动作，就是说，在刷新64兆位存储单元阵列区域之内的1/4的16兆位存储单元阵列区域内的存储单元的情况下，控制信号CS将变成为‘L’。在控制信号CS为‘L’时，若控制信号ACUP变成为‘H’，则控制信号bREP将变成为‘L’。若控制信号bREP变成为‘L’，则如表3所示，RACC12将变成为‘L’，bRACC12将变成为‘H’，RACC11将变成为‘L’，bRACC11将变成为‘H’。
【表3】
1/4刷新 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0
N＝1 2 3 4 5 6 7 8 9 10 11 12 13 输入 ACUP ACUP ACUP A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 输出 ACUP ACUP A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 RACCx/bRACCx L/H L/H H/L H/L H/LH/L H/L H/L H/L H/L H/L H/L H/L
即，对于刷新地址计数器内的所有的单元(N＝1)来说，RACC12将变成为‘L’，bRACC12将变成为‘H’。对于第2级的单元(N＝2)来说，RACC11，将变成为‘L’，bRACC11将变成为‘H’。此外对于第3级以后的单元(N＝3、4、…13)来说，RACCx(x为10、9、…0)将变成为‘H’，而bRRCAx则将变成为‘L’。
因此，第1级和第2级的单元(N＝1、2)的输出信号(行地址信号)A12、A11保持原样不变地输出控制信号ACUP。控制信号ACUP，是每当刷新动作结束时产生的脉冲信号，一直到其次的刷新动作开始时为止，肯定要返回‘L’电平。为此，刷新地址信号A12、A11，将变成为ACUP，就是说总是变成为‘L’电平的信号，该信号被取入到地址驱动器内。作为结果，在行译码器电路的情况下，刷新地址信号A12、A11将变成为固定为‘L’的状态。
此外，向第3级的单元(N＝3)输入的第2级的单元(N＝2)的输出信号A11，实质上是与控制信号ACUP同等的。作为结果，除去高位A12、A11之外，与脉冲信号ACUP同步地使刷新地址信号的其余的11位A10-A0按照顺序增1。
[系统例]
图13示出了使用具备本发明的刷新功能的存储器芯片的系统的一个例子。
存储器芯片20含有图1所示的电路。在本例中，控制信号CS由CPU21产生，并把该控制信号CS供给存储器芯片20。
本发明，可以应用于那些在通常时由于数据容量大而需要大的存储容量，而且，在特定时刻，由于用低功耗存储小容量数据，因而只要具有小的存储容量就足够了的那样的系统。此外，本发明，对于那些降低功耗成为重要课题的应用，特别是移动电话等的便携式电子设备是非常有效的。
如上所述，倘采用本发明的半导体存储器，由于具备仅仅对具有比半导体存储单元阵列的存储容量小的存储容量的刷新区域才进行刷新动作的模式，故可以减小单位时间内的刷新动作的次数，削减刷新时的消耗电流，而无须改变存储单元的间歇时间特性。