一种航空全双工交换式以太网控制器及其控制方法.pdf

本发明实施例的主要目的在于提供一种AFDX控制器IP核，包括：主机接口模块、发送功能模块、接收功能模块、MAC模块、寄存器配置模块、缓存DPRAM模块、DPRAM总线控制模块、SRAM总线控制模块。相应的还提供一种基于上述AFDX控制器IP核的控制方法。解决了传统AFDX控制器实现方式实时性差、整合度低、资源占用多、处理流程复杂、可移植性差等问题。该设计方式保证了实时性、提高了系统集成度、优化了数据处理流程、降低了FPGA资源占用率，提高了AFDX控制器的性能。

1.  一种AFDX控制器，其特征在于，包括：主机接口模块、发送功能模块、接收功能模块、MAC模块、寄存器配置模块、缓存DPRAM模块、DPRAM总线控制模块、SRAM总线控制模块；
所述缓存DPRAM模块分别与主机接口模块和DPRAM总线控制模块连接，用于实现主机接口和IP核内部通信的数据缓存；
所述寄存器配置模块与主机接口模块连接，用于负责对各条虚链路进行参数配置；
所述DPRAM总线控制模块还分别与接收功能模块和发送功能模块连接，用于实现IP核内部访问DPRAM的总线控制；
所述接收功能模块还与MAC模块连接，用于对接收的数据帧进行存放，采用完整性检查和冗余管理结合优化算法实现AFDX协议栈特有的虚拟链路层功能；
所述发送功能模块还分别与MAC模块和SRAM总线控制模块连接，用于对发送的数据帧进行读取，采用静态优先级虚拟链路调度算法实现AFDX协议栈特有的虚拟链路层功能；
所述SRAM总线控制模块与外部SRAM连接，用于实现IP核访问外部SRAM总线控制；
所述MAC模块与外部物理媒介连接，用于对逻辑链路和物理链路之间的通道进行控制和协调；对传输媒体的使用进行管理，完成全双工工作控制功能，同时，发送时添加CRC校验位和帧序列号SN，接收时进行CRC校验；
所述主机接口模块用于实现和外部通信的主机接口。

2.  根据权利要求1所述的AFDX控制器，其特征在于，所述主机接口的具体信号包括：地址信号addr、数据信号data、片选信号csn、写有效信号wrn、读有效信号oen和中断信号irq。

3.  根据权利要求1所述的A FDX控制器，其特征在于，所述MAC模块进一步包括并行设置的第一MAC模块和第二MAC模块，所述接收功能模块分别与第一MAC模块和第二MAC模块连接，接收来自所述第一MAC模块和第二MAC模块的数据；所述发送功能模块分别与第一MAC模块和第二MAC模块连接，分别向所述第一MAC模块和第二MAC模块发送数据；所述第一MAC模块和第二MAC模块分别与外部第一PHY模块和第二PHY模块连接。

4.  根据权利要求1所述的A FDX控制器，其特征在于，缓存DPRAM模块包括双口RAM，所述双口RAM的容量可以配置。

5.  根据权利要求1所述的A FDX控制器，其特征在于，总线通讯速率为10M位/秒或100M位/秒。

6.  一种基于AFDX控制器的控制方法，其特征在于，包括：
AFDX控制器发送数据帧并处理；
AFDX控制器接收数据帧并处理。

7.  根据权利要求6所述的控制方法，其特征在于，所述发送数据帧并处理的步骤进一步包括：
发送数据帧读取：航电系统数据经由主机接口模块放到缓存DPRAM中，然后通过DPRAM总线控制模块及发送功能模块从缓存DPRAM中将数据读出，根据不同的虚拟链路经SRAM总线控制模块分区存储到外部SRAM中；
静态优先级虚拟链路调度：发送模块依照静态优先级虚拟链路调度算法调度到相应虚拟链路后，得到该数据帧在外部SRAM中存放的地址，从该起始地址开始，每次4Bytes将数据帧读出，根据冗余管理要求发往第一MAC模块和第二MAC模块；
MAC发送：MAC模块对数据帧添加前导头和CRC校验位按以太网协议要求经第一PHY模块和第二PHY模块到AFDX网络。

8.  根据权利要求6所述的控制方法，其特征在于，所述接收数据帧并处理的步骤进一步包括：
MAC接收：MAC模块经第一PHY模块和第二PHY模块接收到AFDX网络中的数据帧后，去掉前导头并对数据帧进行CRC校验，然后送到接收模块；
完整性检查和冗余管理结合优化处理：接收模块将MAC模块传来的数据存入自身缓存中，直至数据帧接收完毕后，对数据帧进行完整性检查和冗余管理；
接收数据帧存放：对接收处理通过的数据，通过DPRAM总线控制模块将数据存储到缓存DPRAM中，最后航电系统经由主机接口模块把数据从缓存DPRAM中读走。

9.  根据权利要求7或8所述的控制方法，其特征在于，所述读取和发送的分别包含128条虚拟链路。

一种航空全双工交换式以太网控制器及其控制方法
技术领域
本申请涉及电子电路技术领域，具体涉及一种航空全双工交换式以太网控制器及其控制方法。
背景技术
AFDX(Avionics Full Duplex Switched Ethernet，航空全双工交换式以太网)是目前较先进的航电网络数据传输技术之一，它具有带宽大、集成度高、实时性和可靠性好等特点，在军用航电领域有着巨大应用潜力。AFDX控制器是AFDX网络的组成部分，作为航电系统与AFDX分组交换机连接的接口，通过流量整形、虚拟链路调度、完整性检查和冗余管理等特有技术，保证了航电系统之间数据交换的安全和可靠性。
然而，在AFDX网络实际应用中，不同种类的数据具有不同的时延要求，传统AFDX控制器实现方式在流量整形和虚拟链路调度过程中所有数据帧的时延上界都相同，不能满足不同时延数据的处理，实时性较差。
AFDX接收部分功能包括完整性检查和冗余管理功能，收到数据帧后要先做完整性检查，然后完整性检查合格的帧才继续进行冗余管理。传统的做法是两个功能分开，完整性检查通过后，把两个网络合格数据帧分别存储，冗余管理开始后再一次读取数据帧，重新获取数据帧信息后进行冗余管理。如果两个 过程能合到一起，那么不仅可以节省FPGA资源，更可以使算法过程简化，减少出错概率，提高效率。
传统AFDX控制器虚拟链路层的实现方式为：采用IEEE802.3以太网MAC层功能和AFDX虚拟链路层专有功能分离的结构，数据先经过以太网MAC层处理再进行AFDX的专有功能处理。整个数据处理过程繁琐、资源占用多、整合度低、可移植性差。
发明内容
有鉴于此，本发明实施例的主要目的在于提供一种AFDX控制器，解决了传统AFDX控制器实现方式实时性差、整合度低、资源占用多、处理流程复杂、可移植性差等问题。该设计方式保证了实时性、提高了系统集成度、优化了数据处理流程、降低了FPGA资源占用率，提高了AFDX控制器的性能。。
本发明实施例是这样实现的，一种AFDX控制器，包括：主机接口模块、发送功能模块、接收功能模块、MAC模块、寄存器配置模块、缓存DPRAM模块、DPRAM总线控制模块、SRAM总线控制模块；
所述缓存DPRAM模块分别与主机接口模块和DPRAM总线控制模块连接，用于实现主机接口和IP核内部通信的数据缓存；
所述寄存器配置模块与主机接口模块连接，用于负责对各条虚链路进行参数配置；
所述DPRAM总线控制模块还分别与接收功能模块和发送功能模块连接，用于实现IP核内部访问DPRAM的总线控制；
所述接收功能模块还与MAC模块连接，用于对接收的数据帧进行存放，采用完整性检查和冗余管理结合优化算法实现AFDX协议栈特有的虚拟链路层功能；
所述发送功能模块还分别与MAC模块和SRAM总线控制模块连接，用于对发送的数据帧进行读取，采用静态优先级虚拟链路调度算法实现AFDX协议栈特有的虚拟链路层功能；
所述SRAM总线控制模块与外部SRAM连接，用于实现IP核访问外部SRAM总线控制；
所述MAC模块与外部物理媒介连接，用于对逻辑链路和物理链路之间的通道进行控制和协调；对传输媒体的使用进行管理，完成全双工工作控制功能，同时，发送时添加CRC校验位和帧序列号SN，接收时进行CRC校验；
所述主机接口模块用于实现和外部通信的主机接口。
进一步地，所述主机接口的具体信号包括：地址信号addr、数据信号data、片选信号csn、写有效信号wrn、读有效信号oen和中断信号irq。
进一步地，所述MAC模块进一步包括并行设置的第一MAC模块和第二MAC模块，所述接收功能模块分别与第一MAC模块和第二MAC模块连接，接收来自所述第一MAC模块和第二MAC模块的数据；所述发送功能模块分别与第一MAC模块和第二MAC模块连接，分别向所述第一MAC模块和第二 MAC模块发送数据；所述第一MAC模块和第二MAC模块分别与外部第一PHY模块和第二PHY模块连接。
进一步地，缓存DPRAM模块包括双口RAM，所述RAM的容量可以配置
进一步地，总线通讯速率为10M位/秒或100M位/秒。
根据本发明实施例的另外一方面，本发明实施例还提供一种基于AFDX控制器的控制方法，包括：AFDX控制器发送数据帧并处理；AFDX控制器接收数据帧并处理。
进一步地，所述发送数据帧并处理的步骤进一步包括：
发送数据帧读取：航电系统数据经由主机接口模块放到缓存DPRAM中，然后通过DPRAM总线控制模块及发送功能模块从缓存DPRAM中将数据读出，根据不同的虚拟链路经SRAM总线控制模块分区存储到外部SRAM中；
静态优先级虚拟链路调度：发送模块依照静态优先级虚拟链路调度算法调度到相应虚拟链路后，得到该数据帧在外部SRAM中存放的地址，从该起始地址开始，每次4 Bytes将数据帧读出，根据冗余管理要求发往第一MAC模块和第二MAC模块；
MAC发送：MAC模块对数据帧添加前导头和CRC校验位按以太网协议要求经第一PHY模块和第二PHY模块到AFDX网络。
进一步地，所述接收数据帧并处理的步骤进一步包括：
MAC接收功能：MAC模块经第一PHY模块和第二PHY模块接收到AFDX网络中的数据帧后，去掉前导头并对数据帧进行CRC校验，然后送到接收模块；
完整性检查和冗余管理结合优化处理：接收模块将MAC模块传来的数据存入自身缓存中，直至数据帧接收完毕后，对数据帧进行完整性检查和冗余管理；
接收数据帧存放：对接收处理通过的数据，通过DPRAM总线控制模块将数据存储到缓存DPRAM中，最后航电系统经由主机接口模块把数据从缓存DPRAM中读走。
进一步地，所述读取和发送的分别包含128条虚拟链路。
根据上述技术方案，本发明实施例具有如下效果：
(1)发送时采用基于静态优先级虚拟链路调度算法，不同的虚拟链路根据要求可以设置高低两个不同的优先级。采用“优先级调度”的虚拟链路，其高优先级数据帧发送延迟明显小于低优先级数据帧的延迟。优先级调度策略可以克服标准AFDX调度模型中所有数据帧的延迟上界均相同的缺陷，满足不同时延要求的数据处理。使AFDX网络中的“紧急数据”有更好的实时性。
(2)在接收时对完整性检查和冗余管理功能进行了优化，采用了完整性检查和冗余管理结合优化算法，使两个功能模块整合到一起。这样在不影响功能的前提下，使两个功能模块融合成一个，不仅可以节省FPGA资源，更可以使算法过程简化，优化了数据处理流程，减少出错概率，提高效率。
(3)采用了以太网MAC层和AFDX虚拟链路层专用功能融合结构，在MAC层中不仅实现了以上专利提到的为发送帧添加AB网络标识、SN号信息，并且还实现了发送的冗余管理功能。在MAC层中实现发送冗余管理功能，只需在MAC层和PHY之间加上选通开关，这样根据冗余管理要求把数据帧选通的发往PHY1或PHY2，即可实现AFDX终端控制器发送冗余管理的需求，优化了对发送冗余数据的处理流程，降低FPGA资源占用率，提高了性能。
(4)提供了主机接口模块、主机接口与内部通信的DPRAM缓存和DPRAM总线控制模块，和外部SRAM总线控制模块。提供的这些功能模块功能，使本发明的IP核有更好的通用可移植性。如，提供的主机接口可以直接和PCI桥接芯片连接，以及SRAM控制器可以直接和外部SRAM通信。这样，本发明提供的IP核很容易实现AFDX终端板卡的方案。
(5)采用VHDL代码编写，IP核集成封装，具有通用可移植性。
(6)同时，此控制器可嵌入于SOC(片上系统)和SIP(单封装系统)芯片内部，实现具有带AFDX控制器的高度集成芯片。
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显：
图1示出了本申请提供的AFDX控制器IP核结构框图；
图2示出了本申请提供的AFDX控制器IP核发送数据帧读取功能状态机转换图；
图3示出了本申请提供的AFDX控制器IP核静态优先级虚拟链路调度算法状态机转换图；
图4示出了本申请提供的AFDX控制器IP核MAC发送功能状态机转换图；
图5示出了本申请提供的AFDX控制器IP核MAC接收功能状态机转换图；
图6示出了本申请提供的AFDX控制器IP核完整性检查和冗余管理结合优化算法状态机转换图
图7示出了本申请提供的AFDX控制器IP核接收数据帧存放功能状态机转换图。
具体实施方式
下面结合附图和实施例对本申请作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释相关发明，而非对该发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与有关发明相关的部分。
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。
如图1所示，为本发明所述的AFDX控制器IP核结构框图,包括：主机接口模块、发送功能模块、接收功能模块、MAC模块、寄存器配置模块、缓存DPRAM模块、DPRAM总线控制模块、SRAM总线控制模块；
所述缓存DPRAM模块分别与主机接口模块和DPRAM总线控制模块连接，用于实现主机接口和IP核内部通信的数据缓存；
所述寄存器配置模块与主机接口模块连接，用于负责对各条虚链路进行参数配置；
所述DPRAM总线控制模块还分别与接收功能模块和发送功能模块连接，用于实现IP核内部访问DPRAM的总线控制；
所述接收功能模块还与MAC模块连接，用于对接收的数据帧进行存放，采用完整性检查和冗余管理结合优化算法实现AFDX协议栈特有的虚拟链路层功能；
所述发送功能模块还分别与MAC模块和SRAM总线控制模块连接，用于对发送的数据帧进行读取，采用静态优先级虚拟链路调度算法实现AFDX协议栈特有的虚拟链路层功能；
所述SRAM总线控制模块与外部SRAM连接，用于实现IP核访问外部SRAM总线控制；
所述MAC模块与外部物理媒介连接，用于对逻辑链路和物理链路之间的通道进行控制和协调；对传输媒体的使用进行管理，完成全双工工作控制功能，同时，发送时添加CRC校验位和帧序列号SN，接收时进行CRC校验；
所述主机接口模块用于实现和外部通信的主机接口。
提供另一优选实施例，所述主机接口的具体信号包括：地址信号addr、数据信号data、片选信号csn、写有效信号wrn、读有效信号oen和中断信号irq。
提供另一优选实施例，所述MAC模块进一步包括并行设置的第一MAC模块和第二MAC模块，所述接收功能模块分别与第一MAC模块和第二MAC模块连接，接收来自所述第一MAC模块和第二MAC模块的数据；所述发送功能模块分别与第一MAC模块和第二MAC模块连接，分别向所述第一MAC模块和第二MAC模块发送数据；所述第一MAC模块和第二MAC模块分别与外部第一PHY模块和第二PHY模块连接。
提供另一优选实施例，缓存DPRAM模块包括双口RAM，所述RAM的容量可以配置。本发明所述的AFDX控制器IP核符合ARINC664规范的AFDX终端协议，可以与AFDX网络连接，负责数据帧的发送和接收，其链路传输速率为10M位/秒或100M位/秒。
根据本发明实施例的另外一方面，本发明实施例还提供一种基于AFDX控制器的控制方法，包括：AFDX控制器发送数据帧并处理；AFDX控制器接收数据帧并处理。
下面对照附图对上述流程进行具体描述。
进一步地，所述发送数据帧并处理的步骤进一步包括：
本发明所述的AFDX控制器IP核发送数据帧处理流程如下：
发送数据帧读取：首先航电系统数据经由主机接口模块放到缓存DPRAM中，然后通过DPRAM总线控制模块及发送功能模块从缓存DPRAM中将数据读出，根据不同的虚拟链路经SRAM总线控制模块分区存储到外部SRAM中；
静态优先级虚拟链路调度：该IP核的发送模块，依照静态优先级虚拟链路调度算法调度到相应虚拟链路后，得到该数据帧在外部SRAM中存放的地址。从该起始地址开始，每次4 Bytes将数据帧读出，根据冗余管理要求发往第一MAC模块和第二MAC模块；
MAC发送功能：该IP核的MAC模块，对数据帧添加前导头和CRC校验位按以太网协议要求经第一PHY模块和第二PHY模块到AFDX网络。
发送流程中，发送数据帧读取功能共有9个状态，状态转换关系如图2所示。
本发明提供的AFDX控制器IP核发送数据读取功能状态机的状态如下表所示：
表1，AFDX控制器IP核发送数据读取功能状态机的状态