基于源同步系统的数据采集系统.pdf

本发明公开了一种基于源同步系统的数据采集系统。该数据采集系统包括采样控制器、同步器、RAM控制器、两个缓存和一单口RAM，采样控制器用于在第一时钟域的时钟信号作用下将采集的数据交替存入两个缓存中并将两个握手信号发送至同步器，同步器用于将收到的握手信号为与第二时钟域的时钟有效沿同步的握手信号，以控制RAM控制器对单口RAM以及缓存中存储的数据执行读取、存储、相加的动作。本发明的基于源同步系统的数据采集系统，通过采用两个缓存，在保证数据传输的可靠性的基础上，能够节省RAM资源并且大大降低了在高速数据采集中对于本地系统时钟的频率的要求，节省了成本。

1.  一种基于源同步系统的数据采集系统，其特征在于，包括采样控制器、同步器、RAM控制器、第一缓存、第二缓存和单口RAM；
该采样控制器用于在第一时钟域的时钟有效沿下，采集输入的数据并将采集到的数据交替存入第一缓存和第二缓存，在第一缓存存满时将采集到的数据存入第二缓存并输出第一握手信号至该同步器、在第二缓存存满时将采集到的数据存入第一缓存并输出第二握手信号至该同步器；
该同步器用于将第一握手信号和第二握手信号处理为与第二时钟域的时钟有效沿同步的第三握手信号和第四握手信号，并将第三握手信号和第四握手信号输出至该RAM控制器；
该RAM控制器用于在接收到第三握手信号时从第一缓存和单口RAM中读出数据并将两部分数据相加、然后存回单口RAM，在接收到第四握手信号时从第二缓存和单口RAM中读出数据并将两部分数据相加、然后存回单口RAM。

2.  如权利要求1所述的数据采集系统，其特征在于，该同步器包括首级触发器和末级触发器，该首级触发器用于锁存第一握手信号和第二握手信号，该末级触发器用于输出第三握手信号和第四握手信号至该RAM控制器，该首级触发器和该末级触发器的触发信号均为第二时钟域的时钟信号。

3.  如权利要求1所述的数据采集系统，其特征在于，第一时钟域的频率大于或等于第二时钟域的频率。

4.  如权利要求1所述的数据采集系统，其特征在于，第一缓存和第二缓存存入的数据宽度小于读出的数据宽度。

5.  如权利要求1-4中任意一项所述的数据采集系统，其特征在于，该第一缓存为第一双口RAM，该第二缓存为第二双口RAM。

6.  如权利要求5所述的数据采集系统，其特征在于，该数据采集系统还包括输出装置，该输出装置用于从单口RAM读取数据并输出至外部设备。

基于源同步系统的数据采集系统
技术领域
本发明涉及一种基于源同步系统的数据采集系统。
背景技术
数据采集是获取信息最原始也最关键的一环，因而在很多行业或领域都有着广泛的需求和应用。特别是高速数据采集，具有极高的采样率，尤其适用于信号急速变化的场合。在很多应用领域，比如分布式光纤测温方面，原始信号非常微弱，通常都需要重复多次采样同一数据以进行累加平均，从而达到消噪去扰的目的。
由于普通时钟系统存在着限制时钟频率的弊端，现在很多高速数据采集都采用源同步系统。所谓源同步系统，就是源端发出的数据和时钟信号是同步传输的，它们满足一定的时序要求，最理想的情况是时钟有效沿（如上升沿）出现在数据信号的正中央，如附图1所示，附图1中DATA[n:1]表示源端发出的数据，CLOCK表示源端发出的时钟信号。源同步系统最大的优点就是大大提升了总线的速度，在理论上信号的传送可以不受传输延迟的影响。
此外，在数字电路系统中，通常都会涉及时钟域的转换，而如何实现数据可靠地跨时钟域往往是设计中的重点和难点。在基于源同步系统的高速数据采集方法中，需要考虑的最主要问题就是解决跨时钟域数据的可靠传输以及微弱有用信号的消噪去扰。现有技术中，基于源同步系统的高速数据采集方法的构思是将本地系统时钟对外在源同步系统输出的时钟信号做同步化处理。
这样的处理方法尽管解决了数据传输的可靠性问题，但为提高数据的读写速率，会导致在RAM（即随机存取存储器）资源比较紧张的场合无法使用或者提高系统的实现成本。同时对于本地系统时钟的频率有较高的要求， 一般需要本地系统时钟的频率达到外在源同步系统的时钟频率的四倍以上。这就导致该方法无法应用在更高速的数据采集场合或者大大提高系统的实现成本。比如Altera公司的Cyclone IV系列FPGA（现场可编程门阵列），其最高时钟频率为450MHz，按照最低四倍的要求，这意味着采用该系列FPGA只能应用在外在源同步系统时钟频率不高于112.5MHz的场合。如果要应用在外在源同步系统时钟频率高达200MHz以上的场合，就必须采用性能更高，价格也更贵的FPGA来实现。
发明内容
本发明要解决的技术问题是为了克服现有技术中基于源同步系统的数据采集系统为了保证数据传输的可靠性，在RAM资源比较紧张的场合无法使用，对于本地系统时钟的频率的要求过高，难以在成本较低的情况下应用于高速的数据采集场合下的缺陷，提出一种基于源同步系统的数据采集系统。
本发明是通过下述技术方案来解决上述技术问题的：
本发明提供了一种基于源同步系统的数据采集系统，其特点在于，包括采样控制器、同步器、RAM控制器、第一缓存、第二缓存和单口RAM。
其中，该采样控制器用于在第一时钟域的时钟有效沿下，采集输入的数据并将采集到的数据交替存入第一缓存和第二缓存，在第一缓存存满时将采集到的数据存入第二缓存并输出第一握手信号至该同步器、在第二缓存存满时将采集到的数据存入第一缓存并输出第二握手信号至该同步器。
该同步器用于将第一握手信号和第二握手信号处理为与第二时钟域的时钟有效沿同步的第三握手信号和第四握手信号，并将第三握手信号和第四握手信号输出至该RAM控制器。
该RAM控制器用于在接收到第三握手信号时从第一缓存和单口RAM中读出数据并将两部分数据相加、然后存回单口RAM，在接收到第四握手信号时从第二缓存和单口RAM中读出数据并将两部分数据相加、然后存回 单口RAM。
本领域技术人员应当理解，第一时钟域为信号源的时钟域，第一时钟域的时钟有效沿即对应于外在源同步系统的时钟频率。第二时钟域的时钟信号即本地系统的时钟频率。第一缓存和第二缓存在结构上可以是完全相同的，在此仅为了更清楚地对本发明进行说明才对其加以区分。
第一握手信号和第二握手信号经过同步器处理后，生成的第三握手信号和第四握手信号与本地系统的时钟有效沿同步，并触发该RAM控制器交替从两个缓存中读出数据，同时与从单口RAM中读出的数据相加后再存回单口RAM中。
需要提到的是，第一缓存和第二缓存只是作为数据缓存使用，其占据的容量不过几个到几十个字节的大小，占据的存储资源很小。
较佳地，该同步器包括首级触发器和末级触发器，该首级触发器用于锁存第一握手信号和第二握手信号，该末级触发器用于输出第三握手信号和第四握手信号至该RAM控制器，该首级触发器和该末级触发器的触发信号均为第二时钟域的时钟信号。
较佳地，第一时钟域的频率大于或等于第二时钟域的频率。
较佳地，第一缓存和第二缓存存入的数据宽度小于读出的数据宽度。
较佳地，该第一缓存为第一双口RAM，该第二缓存为第二双口RAM。
本领域技术人员应当理解，双口RAM是在一个SRAM存储器（即静态随机存储器）上具有两套完全独立的数据线、地址线和读写控制线，并允许两个独立的系统同时对该存储器进行随机性的访问，即共享式多端口存储器。
本发明中两片双口RAM两端的数据宽度根据实际情况可以选择合适的值。比如，外在源同步系统端写入的数据宽度（即双口RAM存入的数据宽度）为8bit，而本地系统端读出的数据宽度为32bit（即双口RAM读出的数据宽度）。这样的情况下，第一时钟域的频率（对应于外在源同步系统）就可以大于或等于第二时钟域的频率（对应于本地系统）。尽管这样会使得本 地时钟频率较低，但通过第一缓存和第二缓存的交替使用，采样速度并没有降低，而是几乎以和第一时钟域的频率相同的时钟频率完成采样。
需要提到的是，如此设置的数据采集系统虽然采用了三片RAM资源，看似采用的RAM资源较多，但实际上其中第一缓存和第二缓存只是作为缓存使用，占据的容量不过几个到几十个字节的大小，相比现有技术中作为主要数据存储单元的RAM需要占用几千乃至数百千字节来说，资源占用率大大降低，几乎可以忽略。
较佳地，该数据采集系统还包括输出装置，该输出装置用于从单口RAM读取数据并输出至外部设备。
应当理解的是，这种数据的读取和输出通常可以是在完成指定的数据采集个数和累加次数之后，由输出装置来完成，而数据的输出可以是发给其他逻辑或接口进行处理或传输。
在符合本领域常识的基础上，上述各优选条件，可任意组合，即得本发明各较佳实例。
本发明的积极进步效果在于：
本发明的基于源同步系统的数据采集系统，通过采用两个缓存，在保证数据传输的可靠性的基础上，能够节省RAM资源并且大大降低了在高速数据采集中对于本地系统时钟的频率的要求，节省了成本。
附图说明
图1为源同步系统中理想的时钟信号和数据信号的时序关系示意图。
图2为本发明一较佳实施例的数据采集系统的示意图。
具体实施方式
下面通过实施例的方式进一步说明本发明，但并不因此将本发明限制在所述的实施例范围之中。
如图2所示，基于源同步系统的数据采集系统，包括采样控制器1、同 步器4、RAM控制器6、第一双口RAM2、第二双口RAM3、单口RAM5和输出装置（图2中未示出）。
其中，该采样控制器用于在第一时钟域的时钟有效沿下，采集输入的数据并将采集到的数据交替存入第一双口RAM和第二双口RAM，在第一双口RAM存满时将采集到的数据存入第二双口RAM并输出第一握手信号至该同步器、在第二双口RAM存满时将采集到的数据存入第一双口RAM并输出第二握手信号至该同步器。
该同步器用于将第一握手信号和第二握手信号处理为与第二时钟域的时钟有效沿同步的第三握手信号和第四握手信号，并将第三握手信号和第四握手信号输出至该RAM控制器。
该RAM控制器用于在接收到第三握手信号时从第一双口RAM和单口RAM中读出数据并将两部分数据相加、然后存回单口RAM，在接收到第四握手信号时从第二双口RAM和单口RAM中读出数据并将两部分数据相加、然后存回单口RAM。
其中，该同步器包括首级触发器和末级触发器，该首级触发器用于锁存第一握手信号和第二握手信号，该末级触发器用于输出第三握手信号和第四握手信号至该RAM控制器，该首级触发器和该末级触发器的触发信号均为第二时钟域的时钟信号。
下面结合图2对于本实施例的数据采集系统中涉及的信号传输和处理过程进行说明。该采样控制器1在外在源同步系统的时钟信号adc_clock的有效沿作用下，将数据信号adc_data[n:1]先存入第一双口RAM，待第一双口RAM存满后，输出adc_s1握手信号（即第一握手信号），同时将数据信号adc_data[n:1]存入第二双口RAM，待第二双口RAM存满后，输出adc_s2握手信号（即第二握手信号），同时又切换回第一双口RAM继续存数据。通过第一双口RAM和第二双口RAM的交替运转来保障数据采集的连续进行。
这样两个交替变化的握手信号adc_s1和adc_s2在经过同步器4的同步 处理之后，输出工作于本地系统时钟域sys_clock的两个交替变化的握手信号sys_s1（即第三握手信号）和sys_s2（即第四握手信号）。在adc_s1有效（即sys_s1有效）时，采样控制器1此时正将采集到的数据信号adc_data[n:1]存入第二双口RAM，而RAM控制器则同时从第一双口RAM和单口RAM中读出数据，相加后再存回单口RAM中。在adc_s1失效（即adc_s2有效）前，即可采完存入第一双口RAM中的上次采集到的数据。待adc_s2有效（即sys_s2有效）时，采样控制器1此时正将采集到的数据信号adc_data[n:1]存入第一双口RAM，而RAM控制器则同时从第二双口RAM和单口RAM中读出数据，相加后再存回单口RAM中，在adc_s2失效（即adc_s1有效）前，即可采完存入第二双口RAM的上次采集到的数据。如此反复循环，直至完成指定的数据采集个数和累加次数，该输出装置从单口RAM读取数据并输出至外部设备。
本实施例中，第一双口RAM和第二双口RAM存入的数据宽度均为8bit，读出的数据宽度均为32bit，第一时钟域的频率大于第二时钟域的频率。
虽然以上描述了本发明的具体实施方式，但是本领域的技术人员应当理解，这些仅是举例说明，本发明的保护范围是由所附权利要求书限定的。本领域的技术人员在不背离本发明的原理和实质的前提下，可以对这些实施方式做出多种变更或修改，但这些变更和修改均落入本发明的保护范围。