桥接电路.pdf

一种桥接电路，用于提供快捷外围元件互连规格与通用串行总线规格之间的数据转换。石英振荡器具有第一端及第二端。反相器并联于石英振荡器，用以于石英振荡器的第一端及第二端分别产生第一信号及第二信号。第一电路耦接于石英振荡器的第一端，用以根据第一信号产生具有固定频率的第一时钟信号。第二电路耦接于石英振荡器的第二端，用以根据第二信号产生具有可变频率的第二时钟信号。一通用串行总线模块耦接于一快捷外围元件互连模块，根据上述第一时钟信号以及上述第二时钟信号执行符合上述通用串行总线规格的数据交换。

1.  一种桥接电路，用于提供一快捷外围元件互连规格与一通用串行总线 规格之间的数据转换，包括：
一时钟产生器，包括：
石英振荡器，具有第一端以及第二端；
反相器，并联于上述石英振荡器，用以于上述石英振荡器的上述第一端 以及上述第二端分别产生第一信号以及第二信号；
第一电路，耦接于上述石英振荡器的上述第一端，用以根据上述第一信 号产生具有固定频率的第一时钟信号；以及
第二电路，耦接于上述石英振荡器的上述第二端，用以根据上述第二信 号产生具有可变频率的第二时钟信号；
一快捷外围元件互连模块，耦接于上述时钟产生器；以及
一通用串行总线模块，耦接于上述快捷外围元件互连模块，根据上述第 一时钟信号以及上述第二时钟信号执行符合上述通用串行总线规格的数据交 换。

2.  根据权利要求1所述的桥接电路，其中上述第一电路为锁相回路电路， 以及上述第二电路为扩频时钟产生器。

3.  根据权利要求1所述的桥接电路，其中上述第二时钟信号为一扩频时 钟信号，以及上述第二电路提供上述第二时钟信号至一通用串行总线控制器， 以供上述通用串行总线控制器执行超高速的信息交换。

4.  根据权利要求3所述的桥接电路，其中上述通用串行总线控制器为符 合通用串行总线3.0规格的控制器。

5.  根据权利要求1所述的桥接电路，其中上述第一电路提供上述第一时 钟信号至一通用串行总线控制器，以供上述通用串行总线控制器执行非超高 速的信息交换。

6.  根据权利要求5所述的桥接电路，其中上述通用串行总线控制器为符 合通用串行总线2.0规格的控制器。

7.  根据权利要求1所述的桥接电路，其中上述第二信号为上述第一信号 的反相信号。

8.  根据权利要求7所述的桥接电路，其中上述第一时钟信号的频率大于 上述第一信号的频率，以及上述第二时钟信号的频率大于上述第一时钟信号 的频率。

9.  根据权利要求1所述的桥接电路，其中上述石英振荡器是通过上述第 一端而直接耦接于上述第一电路，以及上述石英振荡器是通过上述第二端而 直接耦接于上述第二电路。

10.  根据权利要求1所述的桥接电路，其中上述第二时钟信号为上述快捷 外围元件互连模块的一参考时钟。

桥接电路
本申请为申请日为2009年12月4日、申请号为200910253175.2的发明 名称为“时钟产生器以及通用串行总线模块”的申请案的分案申请。
技术领域
本发明有关于一种桥接电路，且特别有关于一种提供快捷外围元件互连 (Peripheral Component Interconnect Express，PCIe)规格与通用串行总 线(Universal Serial Bus，USB)规格之间的数据转换的桥接电路。
背景技术
通用串行总线(Universal Serial Bus，USB)为连接外部设备的一种串行 总线标准，其可支持热插拔(Hot plug)和即插即用(Plug and Play)等功能。
现今，USB 2.0规格可提供低速、全速以及高速传输，其可分别支持最 大1.5Mbps、12Mbps及480Mbps的数据量。然而，随着复杂功能的增加，电 子产品需要更高速的USB传输速率，以便能更快速地从外部设备存取数据并 执行相关的操作程序。
因此，USB实施论坛(USB Implementers Forum)制订了USB 3.0的规格， 其可同时提供超高速(SuperSpeed)以及非超高速(即USB 2.0)的信息交换， 其中超高速传输可支持最大5G bps的数据量。
发明内容
本发明提供一种桥接电路，用于提供一快捷外围元件互连规格与一通用 串行总线规格之间的数据转换。上述桥接电路包括：一时钟产生器，一快捷 外围元件互连模块以及一通用串行总线模块。上述时钟产生器包括：石英振 荡器，具有第一端以及第二端；反相器，并联于上述石英振荡器，用以于上 述石英振荡器的上述第一端以及上述第二端分别产生第一信号以及第二信 号；第一电路，耦接于上述石英振荡器的上述第一端，用以根据上述第一信 号产生具有固定频率的第一时钟信号；以及第二电路，耦接于上述石英振荡 器的上述第二端，用以根据上述第二信号产生具有可变频率的第二时钟信号。 上述快捷外围元件互连模块耦接于上述时钟产生器。上述通用串行总线模块， 耦接于上述快捷外围元件互连模块，根据上述第一时钟信号以及上述第二时 钟信号执行符合上述通用串行总线规格的数据交换。
附图说明
图1是显示根据本发明一实施例所述的桥接芯片，其包括快捷外围元件 互连模块以及通用串行总线模块；以及
图2是显示根据本发明一实施例所述的通用串行总线模块。
[主要元件标号说明]
100～主机板；                     110～USB模块；
120～PCIe模块；                   130～桥接芯片；
140～时钟产生器；                 150～扩频时钟产生器；
20～时钟产生器；                  200～通用串行总线模块；
210～石英振荡器；                 220～反相器；
230～锁相回路电路；               240～扩频时钟产生器；
250～通用串行总线3.0控制器；      260～通用串行总线2.0控制器
270～连接器；
CLK1、CLK2、PECLK+、PECLK-～时钟信号；
D+/D-、SSTX+/SSTX-、SSRX+/SSRX-～差动对信号；以及
XTAL1、XTAL2～信号。
具体实施方式
为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举 出较佳实施例，并配合所附图式，作详细说明如下：
实施例：
对支持通用串行总线(USB)3.0的主机(Host)或装置(Device)而言，由 于可提供最大5G bps的数据量，因此需要使用扩频技术(Spread Spectrum) 将超高速(SuperSpeed)信号的频率散开。通过分散特定频率的能量，超高速 信号将会具有较低的能量分布或是较低的频率范围，因此可降低USB 3.0的 主机或装置的电磁干扰(Electromagnetic Interference，EMI)。
于同步数字系统中，时钟信号用以驱动此系统，该时钟信号通常是主要 的EMI来源之一。因其本身的周期特性，时钟信号无可避免地具有窄频谱。 事实上，完美的时钟信号会令其所有能量集中至单一频率及其谐波频率，因 此会辐射具有无限频谱密度的能量。实际的同步数字系统会辐射电磁能量于 扩展在该时钟频率及其谐波频率上的多个窄频带，而产生一谱频。该频谱的 某些频率可能会超出电磁干扰的规范限制，例如美国联邦通讯委员会(FCC)、 日本JEITA及欧洲IEC所制定的规范限制。
扩频时钟产生器(SSCG)多用以设计同步数字系统，特别是包含有微处理 器者，以降低该等系统所产生的EMI的频谱密度。扩频时钟产生器是宽带 (wide-band)频率调制(FM)的一特例，能够有效降低时钟信号的基础谐波及高 阶谐波，例如降低时钟信号的峰值辐射能量，而有效降低EMI发射。因此， 扩频时钟产生器对系统的电磁发射进行塑形，以符合电磁兼容规范。
图1是显示根据本发明一实施例所述的桥接芯片130，其中桥接芯片130 包括快捷外围元件互连(Peripheral Component Interconnect Express，PCIe) 模块120以及USB模块110。在图1中，桥接芯片130是设置于主机板100 上，其中桥接芯片130可提供PCIe规格对USB规格的数据转换。在主机板 100中，时钟产生器140会提供时钟信号PECLK+以及时钟信号PECLK-至桥接 芯片130中以供PCIe模块120使用，其中时钟产生器140所产生的时钟信号 PECLK+以及时钟信号PECLK-是作为PCIe模块120的参考时钟。一般而言， 时钟信号PECLK+与时钟信号PECLK-的频率为100M赫兹。此外，在PCIe的规 格中，扩频时钟为非必须的(optional)。因此，当主机板100有内建扩频时 钟产生器150时，时钟信号PECLK+与时钟信号PECLK-则为扩频时钟信号，且 PCIe模块120的参考时钟亦为扩频时钟信号。反之，若主机板100无设置扩 频时钟产生器150时，PCIe模块120的参考时钟则无扩频成分在内。由于主 机板100不一定会提供扩频时钟信号至桥接芯片130，因此桥接芯片130内 的通用串行总线模块110需具有扩频时钟产生器，以便提供具有扩频成分的 参考时钟来接收以及传送超高速信号。
图2是显示根据本发明一实施例所述的通用串行总线模块200。通用串 行总线模块200包括时钟产生器20、通用串行总线3.0控制器250、通用串 行总线2.0控制器260以及连接器270，其中时钟产生器20包括石英振荡器 (crystal oscillator)210、反相器220、锁相回路(Phase Locked Loop，PLL) 电路230以及扩频时钟产生器(Spread Spectrum Clock Generator，SSCG)240。 在时钟产生器20中，通过将反相器220并联于石英振荡器210，则可使石英 振荡器210起振并产生信号XTAL1与信号XTAL2，其中信号XTAL2为信号XTAL1 的反相信号。如图2所显示，锁相回路电路230耦接于石英振荡器210以及 通用串行总线2.0控制器260之间，而扩频时钟产生器240耦接于石英振荡 器210以及通用串行总线3.0控制器250之间，其中锁相回路电路230以及 扩频时钟产生器240分别耦接于石英振荡器210的两端点。锁相回路电路230 会根据所接收的信号XTAL1而提供时钟信号CLK1至通用串行总线2.0控制器 260。锁相回路电路230为一种利用回授控制机制来同步时钟信号CLK1与信 号XTAL1的电路。在此实施例中，时钟信号CLK1的频率大于信号XTAL1的频 率。此外，时钟信号CLK1的频率是根据实际上通用串行总线2.0控制器260 所需的操作频率所决定。接着，通用串行总线2.0控制器260会经由连接器 270接收以及传送符合USB 2.0规格的差动对(differential pair)信号 D+/D-。为了简化说明，连接器270上的接地线以及电源线将不进一步描述。
再者，在图2中，扩频时钟产生器240会根据所接收的信号XTAL2而提 供时钟信号CLK2至通用串行总线3.0控制器250，其中时钟信号CLK2为一 扩频时钟信号。扩频时钟产生器240会根据信号XTAL2于时钟信号CLK2中添 加抖动(jitter)，使得时钟信号CLK2具有可变频率，以便将造成电磁干扰的 能量由特定频率打散，进而减轻其干扰程度。在此实施例中，时钟信号CLK2 的频率大于信号XTAL2的频率。此外，时钟信号CLK2的频率是根据实际上通 用串行总线3.0控制器250所需的操作频率所决定。接着，通用串行总线3.0 控制器250会经由连接器270接收以及传送符合超高速规格的差动对信号， 其中超高速的差动对信号又可分为传送差动对信号SSTX+/SSTX-以及接收差 动对信号SSRX+/SSRX-。
在图2中，通用串行总线2.0控制器260会根据具有固定频率的时钟信 号CLK1执行非超高速的信息(即差动对信号D+/D-)交换，而通用串行总线3.0 控制器250会根据具有可变频率的时钟信号CLK2执行超高速的信息(即差动 对信号SSTX+/SSTX-与差动对信号SSRX+/SSRX-)交换。因此，时钟信号CLK2 的频率大于时钟信号CLK1的频率。
在图2中，通用串行总线模块200可设置于符合USB 3.0规格的主机端 或是装置端。举例来说，当通用串行总线模块200是设置在如图1所描述的 桥接芯片130时(即主机端)，连接器270可以为通用串行总线3.0的插座 (receptacle)，例如符合标准规格-A、标准规格-B、微规格-AB或微规格-B 的插座。反之，当通用串行总线模块200是设置在装置端时，例如随身碟(Pen Drive)或是MP3播放器等，连接器270可以为通用串行总线3.0的插头 (plug)，例如符合标准规格-A、标准规格-B、微规格-AB或微规格-B的插头。
根据图2所描述的实施例，通过使用石英振荡器210两端的信号XTAL1 与信号XTAL2，可分别通过锁相回路电路230以及扩频时钟产生器240产生 具有固定频率的时钟信号CLK1以及具有可变频率的时钟信号CLK2。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何 所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作 些许的更动与润饰，因此本发明的保护范围当视所附的权利要求范围所界定 者为准。