差动读出放大器电路和使用 该电路的动态逻辑电路 本发明涉及一种在CMOS半导体集成电路中使用的差动读出放大器，并涉及一种应用该电路的动态逻辑电路。
这里，“动态逻辑电路”的意思是指一种在两个状态、即用于预置多个内部结点电位的“空状态(idle phase)”和用于根据输入信号评估所述逻辑并根据一个时钟或其它控制信号规定输出结点电位的“工作状态(working phase)”之间转换的逻辑电路。
图1示出了传统差动读出放大器电路结构的一个例子(参看DineshSomeseckhar和Kaushik Roy的“差动电流开关逻辑：低功率DCVS的逻辑家族”，IEEEJSSC 1996年7月第31卷第7号第981-991页)。
如图1所示，差动读出放大器电路10具有P-沟道MOS(PMOS)晶体管PT11到PT13、n-沟道MOS(NMOS)晶体管NT11到NT15、逻辑输入端TF和TFX、逻辑输出端TH和THX、时钟输入端TCLKX和用于指出所述逻辑定义的完成信号使用输出端TDONE。
PMOS晶体管PT11的源极被连接到电源VDD的电源线上，而其漏极被连接到PMOS晶体管PT12和PT13的源极以及完成信号使用输出端TDONE。
PMOS晶体管PT12和NMOS晶体管NT11的漏极和栅极被彼此连接以构成反相器INV11。
反相器INV11的输出结点是由PMOS晶体管PT12和NMOS晶体管NT11的连接点构成的，而反相器INV11的输入结点ND12是由其栅极的连接点构成的。
类似的，PMOS晶体管PT13和NMOS晶体管NT12的漏极和栅极彼此相连以构成反相器INV12。
反相器INV12的输出结点ND13是由PMOS晶体管PT13和NMOS晶体管NT12的漏极连接点构成地，而反相器INV12的输入结点ND14是由其栅极的连接点构成的。
NMOS晶体管NT11和NT12的源极接地。
反相器INV11的输出结点ND11被连接到反相器INV12的输入结点ND14和逻辑输出端TH，而反相器INV12的输出结点ND13被连接到反相器INV11的输入结点ND12和逻辑输出端HX。
再有，NMOS晶体管NT15被连接在反相器INV11的输入结点ND12和反相器INV12的输入结点ND14之间，换言之，被连接在NMOS晶体管NT11的栅极和NMOS晶体管NT12的栅极之间。
再有，NMOS晶体管NT13被连接在逻辑输出端TH和逻辑输入端TF之间，而NMOS晶体管NT14被连接在逻辑输出端THX和逻辑输入端TFX之间。
再有，PMOS晶体管PT11的栅极和NMOS晶体管NT15的栅极被连接到时钟输入TCLKX端，NMOS晶体管NT13的栅极被连接到反相器INV11的输入结点ND12，和NMOS晶体管NT14的栅极被连接到反相器INV12的输入结点ND14。
具有上述结构的差动读出放大器电路10是在上述文本中描述的DCSL(差动电流开关逻辑电路)3型的读出放大器电路。
下面，将结合图2和图3所示的仿真波形解释所述差动读出放大器电路10的操作。
注意，状态从所述空状态转换到所述工作状态的基点被假设是时钟CLK的上升沿。在DCSL3型的读出放大器电路中，控制信号的下降沿被形成为到所述工作状态的所述基点，因此，在下面的解释中，引入所述时钟的反相信号CLK_X，并在解释中使用。
图2示出了DCSL3型读出放大器电路在所述时钟CLK上升沿处、即在所述时钟的反相信号CLK_X的下降沿处的工作波形(仿真结果)。换言之，图2示出了在时钟CLK_X的下降沿处状态从所述空状态到所述工作状态的转换处理以及因此而规定所述逻辑的处理。
另外，图3示出了所述DCSL3型读出放大器电路在时钟CLK的下降沿处、即在所述反相时钟信号CLK_X的上升沿处的操作波形(仿真结果)。
在图2和图3中，横坐标指出时间，纵坐标指出电压。
如图2所示，在所述差动读出放大器10中，当反相时钟信号CLK_X具有逻辑“1”和状态是所述空状态时，所述逻辑输出H和H_X不变成完全电位“0”伏，精确地说是使所述MOS的阈值量上升。
这些逻辑输出H和H_X的电平、即逻辑输出端TH和THX的电位也被传输给NMOS晶体管NG13和NT14的栅极，借此，NMOS晶体管NT13和NT14被截止。
由于这个原因，呈现出一种状态，在该状态下，一个没有示出的连接到所述逻辑输入端TF和TFX的逻辑树和所述读出放大器10被电断开。
然后，当反相时钟信号CLK_X变成逻辑“0”和状态是工作状态时，PMOS晶体管PT11变成导通，电流流经PMOS晶体管PT12和PT13，逻辑输出端TH和THX的电位开始上升。在这个结点处的逻辑输出端TH和THX的电位也被传输给NMOS晶体管NT13和NT14的栅极，因此，NMOS晶体管NT13和NT14开始变成导通并有电流开始从所述读出放大器流向逻辑输入端TF和TFX。
如在后面将要解释的，在流经所述逻辑输入端TF和TFX的电流之间是有差别的。由PMOS晶体管PT11到PT13和NMOS晶体管NT11和NT12构成的读出放大器根据那个差别增加逻辑输出H和H_X之间的电位差。
此时，逻辑输出H和H_X中的一个变成没有失效的逻辑“0”。在该图所示的例子中，逻辑输出H_X已经变成了逻辑“0”。
由于这个原因，针对所述逻辑输出端THX具有连接关系的NMOS晶体管NT13变为截止。这个NMOS晶体管NT13是一个用于控制对逻辑输入端TF连接的开关。
因此，流入逻辑输入端TF的电流可以被抑制到所需要的最小限度。
当反相时钟信号CLK_X变成逻辑“1”和状态是空状态时，NMOS晶体管NT15变成导通。
借此，存在于包括逻辑输出H的端TH的输出线上的电荷经过NMOS晶体管NT15流向包括逻辑输出H_X的端THX的输出线，借此，两个逻辑输出端TH和THX的电位变得相等。
在这个瞬间的电位稍大于所述MOS的阈值，因此，呈现出一种状态，在该状态下，NMOS晶体管NT11和NT12变成弱导通。结果是电流经过它们轻微放电。因此，在下一个瞬间，逻辑输出端TH和THX的电位几乎变得与所述MOS的阈值相等。
二元逻辑树20是由例如连接到具有诸如图4所示结构和功能的DCSL3型读出放大器电路10的逻辑输入端TF和TFX上的NMOS晶体管NT21到NT34构成的，借此，实现了一个动态逻辑电路。
如在上面所解释的，“动态逻辑电路”的意思是指一种在两个状态、即用于预置所述内部结点的电位的“空状态”和用于根据输入信号评估所述逻辑功能并根据控制信号规定所述输出结点的电位的“工作状态”之间转换的逻辑电路。通常，时钟被用于所述控制信号。
如上面所解释的，在DCSL3型的读出放大器电路10中，在所述空状态中，所述内部结点、即所述逻辑输出H和H_X被置位为逻辑“0”。
在用于判断所述逻辑的工作状态中，图1所示的NMOS晶体管NT13和NT14变成导通状态，电流经过PMOS晶体管PT11到PT13流向所述逻辑树20。
此时，逻辑输入F和F_X中的一个总是具有到达地的路径，而其它的都在所述路径中间被断开。
因此，在流经所述逻辑输入端TF的电流和流经所述逻辑输入端TFX的电流之间出现了差值。
在图1中，由PMOS晶体管PT11到PT13和NMOS晶体管NT11和NT12构成的读出放大器根据所述电流差增加逻辑输出(结点)H和H_X之间的电位差，并到达和规定所述逻辑电位。
但是，上述DCSL3型差动读出放大器电路10具有下述三个问题。
所述DCSL3型的第一问题是指出所述逻辑定义的完成信号DONE没有完成。关于这个问题将结合图5进行解释。
图5示出了当状态从所述空状态转换到所述工作状态时所述完成信号DONE的状态。
如从图5可以清楚看出的，所述空状态中的完成信号DONE高于所述NMOS晶体管的阈值并不再表示“0”。
另外，所述状态变成工作状态和所述完成信号上升的定时明显不同于逻辑输出H和H_X定义的定时。
因此可能担心被结构用于提供所述完成信号DONE的后逻辑电路会导致故障。
所述DCSL3型的第二个问题是在所述空状态中的逻辑输出H和H_X的电位不变成完全的0伏。如上所述，所述电位变得接近于所述NMOS晶体管的阈值。
即使在不大于所述阈值的电位被加到其栅极和变成截止的一个MOS中，实际上也有漏极电流留过。这被称之为漏电流(或截止泄露)。已经知道所述电流的量相对所述栅极电位呈指数变化。
它的一个具体例子示于图6A和6B。
图6A和6B示出了对一个CMOS反相器漏电流的的解释，其中，图6A示出了一个仿真主题的电路图，图6B示出了仿真结果，即相对于输入电压特性的输出电压和漏电流。
具体地说，图6A示出了就同一附图的图6A所示的CMOS反相器而言，当所述输入端的电位从0伏变到所述电流电压(1.5V)时的输出电压和漏电流。
这里，从图2等可以看出，在所述空状态中的输出H和H_X的电位被认为是在0.2V左右。
根据图6B，当输入电压是0.2V时流过的漏电流是当输入电压是0.0V时流过的漏电流的100倍。
因此，在所述DCSL3型的差动读出放大器电路中，存在有一个问题，即当所述电路被停止时功率损耗变大。
所述DCSL3型的第三个问题是由于耦合噪声所引起的读出放大器的故障。
在彼此特别接近的互联当中存在寄生电容成分。如果在一个互联中发生电位波动，那么，正比于波动电位差的时间差的转移电流将经过所述寄生电容流向相邻的互联并引起电位波动。这样一个非正常的电位波动被称之为耦合噪声。
图7示出了用于评估所述耦合噪声阻抗的模型。
在评估模型30中，假设在读出放大器电路10的四周存在寄生电容C31到C40，这样，从噪声电压源31到35经过结点NZ1到NZ35向所述读出放大器内部的结点H、H_X和F_X给出噪声。
例如，如果一个上升的信号被输入给结点NZ1，那么，在它的影响下，结点H的电压稍有上升。
图8示出了将这个模型应用于所述DCSL3型的读出放大器电路10并且一个下降的信号在与反相时钟信号CLK_X的下降几乎相同的定时处被给予结点NZ1时的操作波形。
此时输入信号的状态与图2所示相同。在正常操作中，H变得等于1和H_X变得等于0。
但是在图8中，H变得等于0和H_X变得等于1。在该附图中，可以看到在结点NZ1下降的周期内所述逻辑输出H的电位低于H_X逻辑输出的电位的现象。
在没有给出噪声的图2中这种现象并没有发生，在图2中，在逻辑输出H的电压必须等于在图2中的H_X的电压的周期内，在图8所示结点NZ1的影响下，逻辑输出H的电位比较低，尽管低的不多。
所述读出放大器电路10增加了这个非正当发生的电位差并导致定义一个错误的逻辑值。
在几乎与当反相时钟信号CLK_X下降的定时相同的定时处从外部接收下降信号的情况下电路将发生故障的这样一个事实产生了这样一种可能性，即利用在使用所述DCSL3型的临近单元中引起的反相时钟信号CLK_X的下降沿可能发生故障。
这种不稳定电路是不实际的。
本发明就是考虑到这种情况而做出的，本发明的目的是提供一种能够产生一个完整信号而不引起后逻辑电路故障并当所述电路被停止时减少功率损耗和不用担心由于耦合噪声而发生故障的实际差动读出放大器以及使用该读出放大器的动态逻辑电路。
根据本发明的第一个方面，提供了一种根据一个控制信号在空状态和工作状态之间转换的差动读出放大器电路，该电路包括第一逻辑输入端、第二逻辑输入端、第一逻辑输出端、第二逻辑输出端、具有第一反相器和第二反相器的读出放大器，其中，所述第一反相器的输出和所述第二反相器的输入被连接到一起，它们之间的连接点连接到所述第一逻辑输出端，所述第一反相器的输入和所述第二反相器的输出被连接到一起，它们之间的连接点被连接到所述第二逻辑输出端，并且，它们在接收一个指出工作状态的控制信号的基础上工作以根据由所述第一逻辑输入和所述第二逻辑输入拥有的传导阻抗的差将所述第一逻辑输出和所述第二逻辑输出的电位规定在不同的第一级和第二级；初始化装置，用于在接收指出所述空状态的控制信号的基础上将所述第一逻辑输入端和第二逻辑输入端初始化为一个基准电位；第一转换装置，用于根据所述控制端的电位电连接或电断开所述第一逻辑输入端和第一逻辑输出端；第二转换装置，用于根据所述控制信号的电位电连接或电断开所述第二逻辑输入端和第二逻辑输出端；和连接控制装置，该装置具有用于在接收指出空状态的控制信号的基础上将连接到所述第一转换装置控制端的控制结点和所述第二转换装置的电位设置为至少能够连接被连接有所述第一和第二转换装置的两个端的电位的第一设定装置，和用于根据所述第一逻辑输出端或第二逻辑输出端在工作周期时的电位将所述控制结点的电位设置为至少能够断开被连接有所述第一和第二转换装置的两个端的电位的第二设定装置。
另外，在本发明中，所述初始化装置包括连接在所述第一逻辑输出端和所述基准电位之间并通过在其控制端接收指出所述空状态的控制信号变成导通的第一转换元件，和连接在所述第二逻辑输出端和所述基准电位之间并通过在其控制端接收指出所述空状态的控制信号变成导通的第二转换元件。
另外，在本发明中，所述连接控制装置的第一设定装置包括连接在能够将所述第一转换装置和第二转换装置引入连接状态的第一电源电位和所述控制结点之间并通过在其控制端接收指出所述空状态的控制信号变成导通的第一转换元件，所述第二设定装置包括连接在能够将所述第一转换装置和第二转换装置引入断开状态的第二电源电位和所述控制结点之间并具有连接到所述第一逻辑输出端的一个控制端和当所述第一逻辑输出电位处于第一电平时变成导通的第二转换元件，还包括连接在第二电源电位和所述控制结点之间、具有连接到所述第二逻辑输出端和当所述第二逻辑输出电位处于第一电平时变成导通的第三转换元件。
另外，在本发明中，所述连接控制装置的第一设定装置包括连接在能够将所述第一转换装置和第二转换装置引入到连接状态的第一电源电位和所述控制结点之间并通过在其控制端接收指出空状态的控制信号变成导通的第三转换元件，所述第二设定装置包括连接在能够将所述第一转换装置和第二转换装置引入到断开状态的第二电源电位和所述控制结点之间、具有连接到所述第一逻辑输出端的控制端和当所述第一逻辑输出电位处于所述第一电平时变成导通的第四转换元件，以及连接在所述第二电源电位和所述控制结点之间、具有连接到所述第二逻辑输出端的控制端和当所述第二逻辑输出电位处于所述第一电平时变成导通的第五转换元件。
另外，在本发明中，所述连接控制装置的第一设定装置包括连接在能够将所述第一转换元件和所述第二转换元件引入到连接状态的第一电源电位和所述控制结点之间并通过在其控制端处接收指出所述空状态的控制信号变成导通的第一转换元件，所述第二设定装置包括连接在一个中间结点和所述控制结点之间、具有连接到所述第一逻辑输出端的一个控制端和当所述第一逻辑输出电位处于第一电平时变成导通的第二转换元件，以及连接在所述中间结点和所述控制结点之间、具有一个连接到所述第二逻辑输出结点上的控制端并且当所述第二逻辑输出电位处于所述第一电平时变成导通的第三转换元件，和连接在能够将所述第一转换装置和所述第二转换装置引入到断开状态的第二电源电位和所述中间结点之间、并且当所述第一转换元件变成导通时保持在非导通状态和当所述第一转换元件保持在所述非导通状态时变成导通的第四转换元件。
另外，在本发明中，所述连接控制装置的第一设定装置包括连接在能够将所述第一转换装置和所述第二转换装置引入到连接状态的第一电源电位和所述控制结点之间并且当在其控制端处接收指出所述空状态的控制信号时变成导通的第三转换元件，和所述第二设定装置包括连接在所述中间结点和所述控制结点之间、具有一个连接到所述第一逻辑输出端上的控制端和当所述第一逻辑输出电位处于所述第一电平时变成导通的第四转换元件以及连接在所述中间结点和所述控制结点之间、具有一个连接到所述第二逻辑输出结点上的控制端和当所述第二逻辑输出电位处于所述第一电平时变成导通的第五转换元件，和连接在能够将所述第一转换装置和所述第二转换装置引入到断开状态的第二电源电位和所述中间结点之间、当所述第三转换元件变成导通时保持在非导通状态以及当所述第三转换元件保持在所述非导通状态时变成导通的第六转换元件。
另外，在本发明中，所述第一设定装置的第一转换元件或第三转换元件包括一个n-沟道电荷效应晶体管，该晶体管具有一个连接到控制信号输入端的栅极。
另外，在本发明中，所述第一设定装置的第一转换元件或第三转换元件包括一个P-沟道电荷效应晶体管，该晶体管的栅极连接到所述控制信号的输入端。
根据本发明的第二方面，提供了一种根据一个控制信号在空状态和工作状态这两个状态之间转换的差动读出放大器电路，包括：第一逻辑输入端、第二逻辑输入端、第一逻辑输出端、第二逻辑输出端、具有第一反相器和第二反相器的一个读出放大器，所述第一反相器的输出和所述第二反相器的输入彼此连接，它们之间的连接点连接到所述第一逻辑输出端，所述第一反相器的输入和所述第二反相器的输出彼此连接，它们之间的连接点连接到所述第二逻辑输出端，它们在接收一个指出所述工作状态的控制信号的基础上工作以根据所述第一逻辑输入和所述第二逻辑输入具有的传导阻抗的差将所述第一逻辑输出和所述第二逻辑输出的逻辑电位定义到不同的第一电平和第二电平上；初始化装置，用于在接收指出所述空状态的控制信号的基础上连接所述第一反相器的输入和所述第二反相器的输入；第一转换装置，用于根据所述控制信号的电位电连接或电断开所述第一逻辑输入端和所述第一逻辑输出端、第二转换装置，用于根据所述控制信号的电位电连接货电断开所述第二逻辑输入端和所述第二逻辑输出端；连接控制装置，该装置具有用于在接收指出所述空状态的控制信号的基础上将连接到所述第一转换装置的控制端的所述控制结点的电位和所述第二转换装置的电位设定为至少能够连接被连接有所述第一和第二转换装置的两个端的电位到底以设定装置，和用于在所述工作状态的时间处根据所述第一逻辑输出端或第二逻辑输出端的电位将所述控制结点的电位设定为至少能够断开被连接有所述第一和第二转换装置的两个端的电位的第二设定装置。
另外，在本发明中，所述初始化装置包括连接在所述第一反相器的输入和所述第二反相器的输入之间并且在其控制端处接收一个指出空状态的控制信号的基础上变成导通的第一转换元件。
另外，在本发明中，所述连接控制装置的第一设定装置包括连接在能够将所述第一转换装置和所述第二转换装置引入到连接状态的第一电源电位和所述控制结点之间、并且通过在其控制端接收一个指出所述空状态的控制信号变成导通的第一转换元件和所述第二设定装置包括连接在能够将所述第一转换装置和所述第二转换装置引入到断开状态的第二电源电位和所述控制结点之间、具有一个连接到所述第一逻辑输出端的控制端和当所述第一逻辑输出电位处于所述第一电平时变成导通的第二转换元件，和连接在所述第二电源电位和所述控制结点之间、具有连接到所述第二逻辑输出端的控制端和当所述第二逻辑输出电位处于所述第一电平时变成导通的第三转换元件。
另外，在本发明中，所述连接控制装置的第一设定装置包括连接在能够将所述第一转换装置和所述第二转换装置引入到连接状态的第一电源电位和所述控制结点之间并且通过在其控制端接收指出所述空状态的控制信号变成导通的第二转换元件和所述第二设定装置包括连接在能够将所述第一转换装置和所述第二转换装置引入到断开状态的第二电源电位和所述控制结点之间、具有连接到所述第一逻辑输出端的控制端和当所述第一逻辑输出电位处于所述第一电平时变成导通的第三转换元件，以及连接在所述第二电源电位和所述控制结点之间、具有连接到所述第二逻辑输出端的控制端和当所述第二逻辑输出电位处于所述第一电平时变成导通的第四转换元件。
另外，在本发明中，所述连接控制装置的第一设定装置包括连接在能够将所述第一转换装置和所述第二转换装置引入到连接状态的第一电源电位和所述控制结点之间并且通过在其控制端接收一个指出所述空状态的控制信号变成导通的第一转换元件和所述第二设定装置包括连接在一个中间结点和所述控制结点之间、具有连接到所述第一逻辑输出端的控制端并且当所述第一逻辑输出电位处于所述第一电平时变成导通的第二转换元件，以及连接在所述中间结点和所述控制结点之间、具有连接到所述第二逻辑输出结点的控制端并且当所述第二逻辑输出电位处于所述第一电平时变成导通的第三转换元件，和连接在能够将所述第一转换装置和所述第二转换装置引入到断开状态的第二电源电位和所述中间结点之间并且当所述第一转换元件变成导通时保持在非导通、当所述第一转换元件保持在非导通状态时变成导通的第四转换元件。
另外，在本发明中，所述连接控制装置的第一设定装置包括连接在能够将所述第一转换装置和所述第二转换装置引入到连接状态的第一电源电位和所述控制结点之间并通过在其控制端接收一个指出所述空状态的控制信号变成导通的第二转换元件和所述第二设定装置包括连接在所述中间结点和所述控制结点之间、具有连接到所述第一逻辑输出端的控制端并且当所述第一逻辑输出电位处于所述第一电平时变成导通的第三转换元件，和连接在所述中间结点和所述控制结点之间、具有连接到所述第二逻辑输出结点的控制端并且当所述第二逻辑输出电位处于所述第一电平时变成导通的第四转换元件，和连接在能够将所述第一转换装置和所述第二转换装置引入到断开状态的第二电源电位和所述中间结点之间、当所述第二转换元件变成导通时保持在非导通状态、当所述第二转换元件保持在非导通状态时变成导通的第五转换元件。
另外，在本发明中，所述第一设定装置的第一转换元件或第二转换元件包括一个n-沟道电荷效应晶体管，其栅极被连接到所述控制信号的输入端上。
另外，在本发明中，所述第一设定装置的第一转换元件或第二转换元件包括一个P-沟道电荷效应晶体管，其栅极被连接到所述控制信号的输入端上。
根据本发明的第三方面，提供了一种根据控制信号在空状态和工作状态这两个状态之间转换的差动读出放大器电路，该电路具有第一逻辑输入端、第二逻辑输入端、第一逻辑输出端、第二逻辑输出端、具有第一反相器和第二反相器的一个读出放大器，其中，第一反相器的输出和第二反相器的输入彼此互联，它们之间的连接点被连接到所述第一逻辑输出端上，第一反相器的输入和第二反相器的输出彼此互联，其连接点被连接到所述第二逻辑输出端上，所述读出放大器在接收指出一个空状态的控制信号的基础上工作以根据第一逻辑输入和第二逻辑输入所拥有的传导阻抗的差将所述第一逻辑输出和第二逻辑输出规定为不同的第一电平和第二电平；初始化装置，用于在接收指出所述空状态的控制信号的基础上连接所述第一反相器和第二反相器的输入；第一转换装置，用于根据所述控制信号的电位电连接或电断开第一逻辑输入端和第一逻辑输出端；第二转换装置，用于根据所述控制信号的电位电连接或电断开所述第二逻辑输入端和所述第二逻辑输出端；和连接控制装置，该装置具有用于在所述空状态时在接收所述第一逻辑输出端和所述第二逻辑输出端的至少一个电位的基础上将连接到所述第一转换装置和第二转换装置的控制端的控制结点的电位设置为至少能够连接被连接有所述第一和第二转换装置的电位的第一设定装置，和用于根据在工作状态时第一逻辑输出端和第二逻辑输出端的电位将所述控制结点的电位设置为至少能够断开被连接有所述第一和第二转换装置的两个端的电位的第二转换装置。
另外，在本发明中，所述初始化装置步骤连接在所述第一反相器的输入和所述第二反相器的输入之间并且在其控制端接收一个指出所述空状态的控制信号的基础上变成导通的第一转换元件。
另外，在本发明中，所述连接控制装置的第一设定装置包括串联连接在能够将所述第一转换装置和所述第二转换装置引入到连接状态的第一电源电位和所述控制结点之间并通过在所述空状态时在它们的控制端接收所述第一逻辑输出端的电位和所述第二逻辑输出端的电位变成导通的第一转换元件和第二转换元件，和所述第二设定装置包括连接在能够将所述第一转换装置和所述第二转换装置引入到且状态、具有一个连接到所述第一逻辑输出端的控制端并且当所述第一逻辑输出电位粗与所述第一电平时变成导通的第三转换元件，以及连接在所述第二电源电位和控制结点之间、具有一个连接到所述第二逻辑输出端的控制端并且当所述第二逻辑输出电位处于所述第一电平时变成导通的第四转换元件。
另外，在本发明中，所述连接控制装置的第一设定装置包括串联连接在能够将所述第一转换装置和所述第二转换装置引入到连接状态的第一电源电位和所述控制结点之间并通过在所述空状态时在它们的控制端接收第一输出端的电压和第二输出端的电压变成导通的第二转换元件和第三转换元件，和所述第二设定装置包括连接在能够将所述第一转换装置和所述第二转换装置引入到断开状态的第二电源电位和所述控制结点之间、具有一个连接到所述第一逻辑输出端的控制端并且当所述第一逻辑输出电位处于所述第一电平时变成导通的第四转换元件，和连接在所述第二电源电位和所述控制结点之间、具有一个连接到所述第二逻辑输出端的控制端并且当所述第二逻辑输出电位处于所述第一电平时变成到听的第五转换元件。
另外，在本发明中，所述第一设定装置的第一和第二转换元件中的每一个都包括一个P-沟道电荷效应晶体管，其栅极被连接到所述控制信号的输入端上。
另外，在本发明中，所述连接控制装置输出一个指出已经根据所述控制结点规定所述逻辑的完成信号。
根据本发明的第四方面，提供了一种根据控制信号在空状态和工作状态这两个状态之间转换的动态逻辑电路，该电路包括一个差动读出放大器电路，所述差动读出放大器电路具有第一逻辑输入端、第二逻辑输入端、第一逻辑输出端、第二逻辑输出端、具有第一反相器和第二反相器的读出放大器电路，其中，所述第一反相器的输出与所述第二反相器的输入相连，它们的连接点被连接到所述第一逻辑输出端，所述第一反相器的输入与所述第二反相器的输出相连，它们的连接点被连接到所述第二逻辑输出端，该读出放大器电路在接收指出工作状态的控制信号的基础上工作以根据所述第一逻辑输入和第二逻辑输入拥有传导阻抗的差将所述第一逻辑输出和所述第二逻辑输出的逻辑电位规定为不同的第一电平和第二电平；初始化装置，用于在接收指出所述空状态的控制信号的基础上将所述第一逻辑输入端和所述第二逻辑输入端初始化为一个基准电位；第一转换装置，用于根据所述控制信号的电位电连接或电断开所述第一逻辑输入端和所述第一逻辑输出端；第二转换装置，用于根据所述控制信号的电位电连接或电断开所述第二逻辑输入端和所述第二逻辑输出端；和一个连接控制装置，该装置具有用于在接收指出所述空状态的控制信号的基础上将连接到所述第一转换装置和所述第二转换装置的控制结点的电位设置为至少能够连接被连接有所述第一和第二转换装置的两个端的电位的第一设定装置，和用于在工作状态时根据所述第一逻辑输出端或第二逻辑输出端的电位将所述控制结点的电位设置为至少能够断开被连接有所述第一和第二转换装置的两个端的电位的第二设定装置、两个干线型逻辑树(rail type logic tree)，该逻辑树具有两个连接到所述差动读出放大器电路的第一逻辑输入端和第二逻辑输入端的干线，其中，只有一个干线根据一个输入信号形成到达所述基准电位的路径。
根据本发明的第五方面，提供了一种根据控制信号在空状态和工作状态这两个状态之间转换的动态逻辑电路，该电路被提供有一个差动读出放大器电路，包括第一逻辑输入端、第二逻辑输入端、第一逻辑输出端、第二逻辑输出端、具有第一反相器和第二反相器的读出放大器，其中，第一反相器的输出与第二反相器的输入相连，其连接点被连接到所述第一逻辑输出端，所述第一反相器的输入与所述第二反相器的输出相连，其连接点被连接到所述第二输出端，该读出放大器在接收指出所述工作状态的控制信号的基础上工作以根据所述第一逻辑输入和所述逻辑输入所拥有的传导阻抗的差将所述第一逻辑输出和所述第二逻辑输出的电位规定为不同的第一电平和第二电平；初始化装置，用于在接收指出空状态的控制信号的基础上连接所述第一反相器的输入和所述第二反相器的输入；第一转换装置，用于根据所述控制端的电位电连接或电断开所述第一逻辑输入端和所述第一逻辑输出端；第二转换装置，用于根据所述控制端的电位电连接或电断开所述第二逻辑输入端和所述第二逻辑输出端；连接控制装置，该装置具有用于在接收指出所述空状态的控制信号的基础上将连接到所述第一转换装置和第二转换装置控制端上的控制结点的电位设置为至少能够连接被连接有所述第一和第二转换装置的两个端的电位的第一设定装置，和在所述工作状态时根据所述第一逻辑输出端或第二逻辑输出端的电位将所述控制结点的电位设置为至少能够断开被连接有所述第一和第二转换装置的两个端的电位的第二设定装置、两个干线型逻辑树，该逻辑树具有两个连接到所述差动读出放大器电路的第一逻辑输入端和第二逻辑输入端的干线，其中只有一个干线根据一个控制信号形成到达所述基准电位的路径。
根据本发明的第六方面，提供了一种根据一个控制信号在空状态和工作状态这两个状态之间转换的动态逻辑电路，该电路被提供有一个差动读出放大器电路，包括第一逻辑输入端、第二逻辑输入端、第一逻辑输出端、第二逻辑输入端、具有第一反相器和第二反相器的读出放大器，其中，第一反相器的输出与第二反相器的输入相连，其连接点被连接到所述第一逻辑输出端，第一反相器的输入与第二反相器的输出相连，其连接点被连接到所述第二逻辑输出端，所述读出放大器在接收指出所述工作状态的控制信号的基础上工作以根据所述第一逻辑输入和第二逻辑输入所拥有的传导阻抗的差将所述第一逻辑输出和所述第二逻辑输出的逻辑电位规定为不同的第一电平和第二电平；初始化装置，用于在接收指出所述空状态的控制信号的基础上连接第一反相器的输入和第二反相器的输入；第一转换装置，用于根据所述控制端的电位电连接或电断开第一逻辑输入端和第一逻辑输出端；第二转换装置，用于根据所述控制端的电位电连接或电断开所述第二逻辑输入端和所述第二逻辑输出端；连接控制装置，该装置具有用于在接收所述空状态时间处的所述第一逻辑输出端和所述第二逻辑输出端中至少一个的电位的基础上将连接到所述第一转换装置和所述第二转换装置的控制端上的控制结点的电位设置为至少能够连接被连接有所述第一和第二转换装置的两个端的电位的第一设定装置，和用于根据在所述工作状态的时间处的所述第一逻辑输出端或所述第二逻辑输出端的电位将所述控制结点的电位设置为至少能够断开被连接有所述第一和第二转换装置的两个端的电位的第二设定装置、两个干线型树，它具有两个连接到所述差动读出放大器电路的第一逻辑输入端和第二逻辑输入端的干线，其中，只有一个干线能够根据输入信号形成到达所述基准电位的路径。
根据本发明，当提供一个指出所述空状态的控制信号时，所述读出放大器电路的第一逻辑输出端和第二逻辑输出端被初始化为例如0V(第二电平)的基准电位。
借此，禁止利用所述连接装置的第二设定装置将其设置为第二电源电位，所述控制结点被利用所述第一设定装置基本设置所述第一电源电位。结果是所述第一逻辑输入端和所述第一逻辑输出端被所述第一转换装置电连接，和所述第二逻辑输入端和所述第二逻辑输出端被所述第二转换元件电连接。
这里，当状态转换成所述空状态时，禁止利用所述连接设定装置的第一设定装置将其设置为第一电源电位，和所述控制结点被利用所述第二设定装置设置为第二电源电位。
然后，在所述读出放大器中，根据所述第一和第二逻辑输入所拥有的传导阻抗的差，所述第一逻辑输出和所述第二逻辑输出被规定为(第一电平、第二电平)或(第二电平、第一电平)。
通过下面结合附图参考最佳实施例的描述，本发明的上述和其它的目的和特性将变得更加清楚，其中：
图1的电路图示出了现有技术差动读出放大器电路结构的一个例子；
图2示出了DCSL3型读出放大器的时钟CLK的上升沿、即反相时钟信号CLK_X的下降沿的波形；
图3示出了所述DCSL3型读出放大器时钟CLK的下降沿、即反相时钟信号CLK_X的上升沿的波形；
图4示出了通过将由NMOS晶体管构成的二元逻辑树连接到所述DCSL3型差动读出放大器电路的逻辑输入端TF和TFX上构成的动态逻辑电路的结构；
图5示出了当在所述DCSL3型读出放大器电路中的状态从空状态转换到工作状态时所述完成信号DINE的持续时间；
图6A和图6B用于解释CMOS反相器的漏电流，其中，图6A是一个仿真对象的电路图，图6B示出了作为仿真结果的输出电压和相对所述输入电压的漏电流；
图7示出了用于评估相对耦合噪声的阻抗的模型；
图8示出了图7所示用于评估相对耦合噪声的阻抗的模型被应用到所述DCSL3型读出放大器上、并且几乎在与所述反相时钟信号CLK_X的后沿相同的时间处向结点NZ1给出一个下降沿情况下的工作波形；
图9的电路图示出了根据本发明的差动读出放大器电路的一个例子；
图10示出了通过将根据本发明的差动读出放大器电路与一个NMOS二元逻辑树(二干线型逻辑树)相互结合构成的一个动态逻辑电路的例子；
图11示出了当图9所示读出放大器电路在没有给出噪声的情况下被转换到工作状态时的波形；
图12示出了当图9所示读出放大器电路在没有给出噪声的情况下被转换到空状态时的波形；
图13示出了当图9所述读出放大器电路在给出噪声的情况下被转换到工作状态时的波形；
图14示出了即使是在被给出耦合噪声的情况下也能够实现正常工作的最低电源电压；
图15的电路示出了根据本发明的差动读出放大器电路的第二实施例；
图16示出了当图15所示读出放大器电路在没有给出噪声的情况下被转换到工作状态时的波形；
图17示出了当图15所示读出放大器电路在没有给出噪声的情况下被转换到空状态时的波形；
图18示出了当图15所示读出放大器电路在给出噪声的情况下被转换到工作状态时的波形；
图19示出了在图15所示读出放大器电路中完成信号DONE_X的波形；
图20的电路示出了根据本发明的差动读出放大器电路的第三实施例；
图21示出了当图20所示读出放大器电路在没有给出噪声情况下被转换到工作状态时的波形；
图22示出了当图20所示读出放大器电路在没有给出噪声情况下被转换到空状态时的波形；
图23示出了当图20所示读出放大器电路在给出噪声情况下被转换到工作状态时的波形；
图24的电路示出了根据本发明的差动读出放大器电路的第四实施例；
图25示出了图24所示读出放大器电路在没有给出噪声情况下被转换到工作状态时的波形；
图26示出了图24所示读出放大器电路在没有给出噪声情况下被转换到空位时的波形；
图27示出了图24所示读出放大器电路在给出噪声情况下被转换到工作状态时的波形；
图28示出了在图24所示读出放大器电路中所述完成信号DONE_X的波形；
图29示出了根据本发明的差动读出放大器电路的第五实施例；
图30的电路示出了根据本发明的差动读出放大器电路的第六实施例；
图31的电路示出了根据本发明的差动读出放大器电路的第七实施例。
下面，结合附图对本发明的最佳实施例进行描述。
第一实施例
图9的电路示出了根据本发明的差动读出放大器电路的第一实施例。
如图9所示，该差动读出放大器电路100具有PMOS晶体管PT101到PT103、NMOS晶体管NT101到NT109、第一逻辑输入端TF、第二逻辑输入端TFX、第一逻辑输出端TH、第二逻辑输出端THX、时钟输入端TCLKX和用于指出所述逻辑的定义的完成信号使用输出端TDONE。
所述PMOS晶体管PT101的源极被连接到电源电位VDD的电源线，而它的漏极被连接到PMOS晶体管PT102和PT103的源极。
PMOS晶体管PT102和NMOS晶体管NT101的漏极和栅极彼此相互连接以构成反相器INV101。
反相器INV101的输出结点ND101是由PMOS晶体管PT102和NMOS晶体管NT101的漏极连接点构成的，而反相器INV101的输入结点ND102是由它们栅极的连接点构成的。
类似的，PMOS晶体管PT103和NMOS晶体管NT102的漏极和栅极彼此相互连接以构成反相器INV102。
反相器INV102的输出结点ND103是由PMOS晶体管PT103和NMOS晶体管NT102的漏极连接点构成的，而反相器INV102的输入结点是由它们栅极的连接点构成的。
NMOS晶体管NT101和NT102的源极接地。
反相器INV101的输出结点ND101被连接到反相器INV102的输入结点ND104和逻辑输出端TH，而反相器INV102的输出结点ND103被连接到反相器INV101的输入结点ND102和逻辑输出端HX。
所述读出放大器AMP101是由具有上述连接关系的PMOS晶体管PT101到PT103和NT102构成的。
用做第一转换装置的NMOS晶体管NT103被连接在逻辑输出端TH和逻辑输入端TF之间，而用做第二转换装置的NMOS晶体管NT104被连接在逻辑输出端THX和逻辑输入端TFX之间。
另外，用做所述初始化装置的第一转换元件的NMOS晶体管NT105被连接在逻辑输出端TH和地之间，而用做第二转换元件的NMOS晶体管NT106被连接在逻辑输出端THX和地之间。
这些NMOS晶体管NT105和NT106被用于在空状态时(CLK_X=1)将逻辑输出H和H_X降低到0V，即用于将它们初始化到所述基准电位。
另外，NMOS晶体管NT107和NT108的源极接地，而它们的漏极被共同连接到NMOS晶体管NT103和NT104的栅极、NMOS晶体管NT109的漏极和完成信号使用输出端TDONE。另外NMOS晶体管NT109的源极被连接到电源电压VDD的电源线上。
然后，PMOS晶体管PT101的栅极和NMOS晶体管NT105、NT106和NT109的栅极被连接到时钟输入端TCLKX。
NMOS晶体管NT107的栅极被连接到逻辑输出端TH和NMOS晶体管NT103的连接点，而NMOS晶体管NT108的栅极被连接到逻辑输入端THX和NMOS晶体管NT104的连接点。
动态NOR电路由具有上述连接关系的NMOS晶体管NT107到NT109构成并用做用于断开所述逻辑树的连接控制装置。
下面，解释利用上述结构执行的操作。
首先，在空状态中，当时钟信号CLK具有逻辑“0”时，即当反相时钟信号CLK_X具有逻辑“1”时，它被经过时钟输入端TCLKX提供给PMOS晶体管PT101的栅极和NMOS晶体管NT105、NT106和NT109的栅极
借此，PMOS晶体管PT101被保持在截止状态，所述读出放大器AMP101处于不工作状态。
相反，NMOS晶体管NT105和NT106变成导通，逻辑输出端TH和THX的电位被完全减少到0V。
结果是，其栅极被连接到所述逻辑输出端TH和THX的NMOS晶体管NT107和NT108被截止。
此时，接收逻辑“1”的反相时钟信号CLK_X的NMOS晶体管NT109变成导通。结果是连接到用于断开所述逻辑树的NMOS晶体管NT103和NT104的栅极的控制结点被予电荷到基本等于所述电源电压VDD。实际上，它被予电荷到VDD-Vth(Vth是所述NMOS晶体管的阈值)。这个予电荷电位是一个能够将NMOS晶体管NT103和NT104调谐到用于从中通过足够程度电流的电位。
借此，NMOS晶体管NT103和NT104变成能够经过它们流过电流的导通状态，和所述读出放大器AMP101和没有示出的连接到所述逻辑输出端TF和TFX的逻辑树被电连接。
即，在所述空状态，所述读出放大器AMP101和所述逻辑树被电连接。
在这个状态下，所述状态变成工作状态和所述时钟信号CLK以逻辑“1”、即反相时钟信号CLK_X以逻辑“0”经过时钟输入端TCLKX提供给PMOS晶体管PT101的栅极和NMOS晶体管NT105、NT106和NT109的栅极。
借此，PMOS晶体管PT101导通，NMOS晶体管NT105和NT106变成截止，和所述读出放大器AMP101工作。
此时，NMOS晶体管NT103和NT104从所述空状态变成导通，从而使电流立即开始流向逻辑输入端TF和TFX，并开始所述逻辑评估。
读出放大器AMP101伴随着所述电位差增加所述电流的差，借此以最终规定所述逻辑。
在这个过程的中间，当所述逻辑输出H接近逻辑“1”时，其栅极被连接到所述逻辑输出端TH的动态NOR电路D-NOR的NMOS晶体管NT107变成导通。
另外，当所述逻辑输出H_X接近于逻辑“1”时，具有栅极被连接到所述逻辑输出端THX的动态NOR电路D-NOR的NMOS晶体管NT108变成导通。
在任何情况下，存在于控制结点G处的电荷被放电，和它的电位变成0V。
与此同时，NMOS晶体管NT103和NT104变成截止，所述读出放大器和所述逻辑树被电断开。
借助于这个作用，从所述读出放大器AMP101流向所述逻辑树的电流被抑制到所需的最小限度。
另外，如图10所示，通过将如上所述的差动读出放大器电路100与一个NMOS二元逻辑树(二干线型逻辑树)200相结合，可以实现根据由那个逻辑树实现的逻辑功能的动态逻辑电路300。
在图10的例子中，NMOS二元逻辑树(二干线型逻辑树)200由包括NMOS晶体管NT201至NT214的4输入EXOR组成，由此实现动态逻辑电路300。
在所述NMOS二元逻辑树200中，NMOS晶体管NT201、NT205、NT209和NT213被串联连接在所述读出放大器电路100的逻辑输入端TF和地之间。
另外，所述NMOS晶体管NT204、NT208、NT212和NT214被串联连接在所述读出放大器电路100的逻辑输入端TFX和地之间。
所述NMOS晶体管NT202被连接在逻辑输入端TFX和NMOS晶体管NT201和NT205的连接点之间，而NMOS晶体管NT203被连接在逻辑输入端TF和NMIOS晶体管NT204和NT208的连接点之间。
然后，信号A4被提供给NMOS晶体管NT201和NT204的栅极，而信号A4的反相信号A4_X被提供给NMOS晶体管NT202和NT203的栅极。
NMOS晶体管NT206被连接在所述NMOS晶体管NT203和NT204之间的连接点和NMOS晶体管NT205和NT209之间的连接点之间，而NMOS晶体管NT207被连接在NMOS晶体管NT201和NT202之间的连接点和NMOS晶体管NT208和NT212之间的连接点之间。
然后，信号A3被提供给NMOS晶体管NT205和NT208的栅极，而信号A3的反相信号A3_X被提供给NMOS晶体管NT206和NT207的栅极。
另外，NMOS晶体管NT210被连接在NMOS晶体管NT207和NT208之间的连接点和NMOS晶体管NT209和NT213之间的连接点之间，而NMOS晶体管NT211被连接在NMOS晶体管NT205和NT206之间的连接点和NMOS晶体管NT212和NT214之间的连接点之间。
然后，信号A2被提供给NMOS晶体管NT209的栅极，而信号A2的反相信号A2_X被提供给NMOS晶体管NT210和211的栅极。
另外，信号A1被提供给NMOS晶体管NT213的栅极，而信号A1的反相信号A1_X被提供给NMOS晶体管NT214的栅极。
在所述二干线型逻辑树200中，到所述读出放大器电路100的逻辑输出F或逻辑树处F_X中的一个干线将总是具有到达地的路径，而另一个将在所述路径的中间被断开。
图9所示的读出放大器电路100被用于构成如图10所示用于仿真的4输入EXOR动态逻辑电路300。另外，相对于所述噪声的阻抗被简单地评估。
图11示出了当图9所示的读出放大器电路100在没有给出噪声的情况下转换到工作状态时的波形，图12示出了当图9所示的读出放大器电路100在没有给出噪声的情况下转换到空状态时的波形，和图13示出了在给出噪声的情况下图9所示读出放大器电路100转换到工作状态时的波形。
在图11、12和13中，横坐标表示时间，纵坐标表示电压。
首先，虽然在所述附图中没有示出，图9所示的读出放大器电路100放大指出所述逻辑被从0V定义到基本等于电源电压电平的完成信号DONE。
因此，利用图9所示的差动读出放大器电路100解决了现有技术的第一个问题。
从观察图11可以清楚地看出，在转换到工作状态之前的空状态中，所述逻辑出H和H_X已经变成了理想的0V。
另外，如图12所示，在图9所示的差动读出放大器电路100中，当状态转换到空状态时，电压平稳地下降到0V。
因此，根据图9所示的差动读出放大器电路100，在所述空状态中逻辑输出H和H_X并没有变成0V，而是上升了所述NMOS阈值电压的量，因此，解决了现有技术中漏电流变大的第二个问题。
另外，如从图13可以清楚看出的，在本发明中没有甚麽故障发生。
存在这样一个周期，在这个周期期间内，在图7所示评估使用模型30中的噪声NZ1下降沿的影响下，逻辑输出H的电位低于逻辑输出H_X的电位。
在所述DCSL3型读出放大器电路中，所述电压差以如其本身那样地被增加而结束。
但是，在图9所示的读出放大器电路中，如图13所示，呈现出所述噪声电位差被反相和逻辑输出H和H_X的电位汇聚于正确逻辑值的情况。
这种现象是通过由读出放大器电路100所拥有的NMOS晶体管NT107到NT109构成的动态NOR电路D-NOR使所述逻辑树的断开控制结构作用而实现的。
因此，根据图9所示的差动读出放大器电路100，现有技术的第三个问题、即由于耦合噪声而使得读出放大器以定义一个错误值结束的问题被解决。
由于耦合噪声所引起的故障取决于所述逻辑树的的高度和所述电源电压。
通常，所述电源电压越低和所述逻辑树越高，就越容易产生由于噪声而引起的故障。
图14示出了一个最低电源电压，在该电压下，即使是在给出耦合噪声的情况下，也能够实现正常的工作。注意，在图14中，图9所述的读出放大器电路100是N2型的。
EXOR逻辑树的高度等于它的输入阶。
从图14可以清楚地看出，在现有技术的DCSL3型读出放大器电路中，即使是在电源电压比较高和逻辑树比较低的情况下也会发生故障。
另一方面，在使用根据本发明的N2型读出放大器电路100的EXOR逻辑中，虽然也取决于所述条件，但是即使是电压低于1.5V时也能够工作。
因此，如果所述动态逻辑电路是由图9所示读出放大器电路100构成的，那么，可以实现稳定工作于低电源电压的动态逻辑电路。
通常，CMOS逻辑电路的功耗与电源电压的平方成正比。例如，如果所述电源电压是原来的1/2，则功耗是原来的1/4。
即，图9所示的读出放大器电路100有助于极大地减少CMOS半导体集成电路的功耗。
如上面所解释的，根据第一实施例，由于提供了用于在所述空状态时将读出放大器AMP101的逻辑输出端TH和THX的电位初始化为0V(逻辑“0”)的NMOS晶体管NT105和NT106、用于可操作地连接逻辑输出端TH和THX和逻辑输入端TF和TFX的NMOS晶体管NT103和NT14、和用做使NMOS晶体管NT103和NT104在空状态时导通并根据在工作状态时所述逻辑输入端F和F_X所拥有的传导阻抗差将所述逻辑输出H和H_X的逻辑电压规定为(0,1)或(1,0)的逻辑树断开装置的动态NOR电路D-NOR，所以，可以产生不引起后面逻辑电路故障的完成信号和减少当所述电路被停止时的功耗。
另外，不必担心由于耦合噪声引起的故障，因此，可以实现实际的差动读出放大器和使用该读出放大器的动态逻辑电路。
第二实施例
图15的电路示出了根据本发明的差动读出放大器电路的第二实施例。
当前第二实施例与上述第一实施例的区别点在于使用予电荷使用PMOS晶体管PT104替换所述予电荷使用NMOS晶体管连接所述动态NOR电路电源电压DDD的电源线和所述控制结点G，同时，PMOS晶体管PT104的栅极被连接到时钟信号CLK的时钟输入端TCLK以取代被连接到所述反相时钟信号CLK_X。
其余的结构和功能与上述第一实施例类似，所以有关它们的详细解释在这里省略。
图15所示的读出放大器电路100A被用于构成图10所示用于仿真的4输入EXOR动态逻辑电路300。另外，对相对噪声的阻抗进行类似的评估。
图16示出了当图15所示读出放大器电路100A在没有给出噪声的情况下被转换到工作状态时的波形，图17示出了当图15所示读出放大器电路100A在没有给出噪声的情况下被转换到空状态时的波形，图18示出了当图15所示读出放大器电路100A在给出噪声的情况下被转换到工作状态时的波形。
另外，图19示出了在图15所示读出放大器电路100A中完成信号DONE_X的波形。
在图16、17、18和19中，横坐标表示时间，纵坐标表示电压。
首先，如图19所示，在图15所示的差动读出放大器电路100A中，指出所述逻辑被定义的完成信号DONE_X被从0V完全放大到所述电源电压电位。
另外，所述逻辑输出端H的波形与接近中心值的幅值相交，所以可以说，所述传送定时是理想的。
因此，根据图15所示的差动读出放大器电路100A，现有技术的第一个问题得到了解决。
从图16可以清楚地看出，在转换到工作状态之前的空状态中，逻辑输出H和H_X变成理想的0V。
另外，如图17所示，在图15所示的差动读出放大器电路100A中，当状态转换到所述空状态时，所述逻辑输出平稳地下降到0V。
因此，根据图15所示的差动读出放大器电路100A，现有技术的第二个问题、即在所述空状态时所述逻辑输出H和H_X不变成0V而是上升NMOS阈值电压的量从而使漏电流变大的问题得到了解决。
另外，如从图18可以清楚看出的，在本发明中，看不到有任何故障发生。
存在这样一个周期，在该周期期间内，在图7所示评估使用模型30中噪声NZ1下降沿的影响下，逻辑输出H的电位变的低于逻辑输出H_X的电位。
在DCSL3型读出放大器电路中，电位差如其本身一样而增加。
但是，在图15所示的读出放大器电路中，如图18所示，呈现出噪声电位差被反相和逻辑输出H和H_X的电位汇聚于正确逻辑值的情况。
这种现象是通过由所述读出放大器电路100A所拥有的PMOS晶体管PT104和NMOS晶体管NT107和NT108构成的动态NOR电路D-NOR使所述逻辑树断开控制机构起作用而实现的。
因此，根据图15所示的差动读出放大器电路100A，现有技术的第三个问题、即由于耦合噪声使所述读出放大器以定义一个错误值结束的问题被解决。
如上面所解释的，由于耦合噪声引起的故障取决于所述逻辑树的高度和所述电源电压。
通常，所述电源电压越低和所述逻辑树越高，就越容易产生由于耦合噪声引起的故障。
另外，在图14中示出了即使处于给出耦合噪声的情况下也能够正常工作的最低电压，图15所示的读出放大器电路100A是P2型电路。
如上面所解释的，所述EXOR逻辑树的高度等于它的输入阶。
如图14所示，在传统的DCSL3型读出放大器电路中，即使是所述电源电压较高和所述逻辑树较低也会发生故障。
相反，在使用根据本发明的P2型读出放大器电路100A的EXOR逻辑中，尽管仍然取决于所述条件，但是，即使是电压低于1.5V也能够工作。另外，在这个P2型读出放大器电路中，即使是接近0.7V也不会发生故障。
因此，如果所述动态逻辑电路是使用图15所示读出放大器电路100A构成的，那么，可以实现稳定工作于低电源电压的动态逻辑电路。
利用与图9所示读出放大器电路的相同方式，图15的读出放大器电路100A可以极大地减少所述CMOS半导体集成电路的功耗。
如上所述，根据第二实施例，可以获得与前述第一实施例同样的效果。
第三实施例
图20的电路示出了根据本发明的差动读出放大器电路的第三实施例。
当前第三实施例与第一实施例的区别点在于代替在空状态时(CLK_X=1)用做用于将所述逻辑输出H和H_X减少到0V的放电装置的NMOS晶体管NT105和NT106，利用NMOS晶体管NT110连接构成所述读出放大器AMP101的反相器INV101的输入结点ND102和反相器INV102的输入结点ND104，换言之，连接NMOS晶体管NT101的栅极和NMOS晶体管NT102的栅极，NMOS晶体管NT110的栅极被连接到所述反相时钟输入端CLK_X的时钟输入端TCLKX。
除了涉及NMOS晶体管NT110以外，这个差动读出放大器电路100B的情况与图9所示读出放大器电路的情况类似，所以，这里省略对它们的详细描述。
下面，将针对与图9所述读出放大器电路工作的不同点来解释图20所示读出放大器电路100B的工作情况。
当状态从工作状态转换到空状态时，所述反相时钟信号CLK_X从逻辑“0”转换到逻辑“1”，NMOS晶体管NT110变成导通。结果是逻辑输出端TH和THX被电连接，并形成电荷的平衡状态。
因此，逻辑输出端H和H_X的电位变的接近于NMOS晶体管NT101和NT102的阈值。
借此，构成所述动态NOR电路的D-NOR的NMOS晶体管NT107和NT108变成截止。
此时，予电荷使用NMOS晶体管NT109伴随着反相时钟信号CLK_X从逻辑“0”转换到逻辑“1”而变成导通。
所述电荷被经过NMOS晶体管NT109提供给控制结点G。
结果是，连接到用于断开所述逻辑树的NMOS晶体管NT103和NT104的栅极的控制结点G被予电荷到基本等于电源电压VDD电平，实际上，它被予电荷到VDD-Vth(Vth是所述NMOS晶体管的阈值)。这个予电荷电压是一个大得足以将NMOS晶体管NT103和NT104调谐到有电流流过它们的电压。
借此，NMOS晶体管NT103和NT104被导通到允许有电流流过它们的程度，所述读出放大器AMP101和没有示出的被连接到逻辑输入端TF和TFX的所述逻辑树被电连接。
即，所述读出放大器AMP101和所述逻辑树在空状态中被电连接。
这样，逻辑输入端TF和TFX中总有一个具有到达地的路径并经过NMOS晶体管NT103和NT104中的一个释放在逻辑输出端TH和THX中剩余的电荷。
结果是，逻辑输出端H和H_X的电位被减少到0V。例如，当逻辑输入端F具有一个到达地的路径时，逻辑输出端H的电荷被经过NMOS晶体管NT103释放。
相反，在流经NMOS晶体管NT110之后，所述电荷被经过NMOS晶体管NT103释放。
图20的读出放大器电路100B被用于构成图10所示的4输入EXOR动态逻辑电路300以用于仿真。另外，相对于噪声的阻抗也被进行类似的评估。
图21示出了图20所示读出放大器电路100B在没有给出噪声情况下被转换到工作状态时的波形，图22示出了图20所示读出放大器电路100B在没有给出噪声情况下转换到空状态时的波形，和图23示出了图20所示读出放大器电路100B在给出噪声情况下转换到工作状态时的波形。
在图21、22和23中，横坐标表示时间，纵坐标表示电压。
首先，虽然在图中没有示出，但是图20所示差动读出放大器电路100B放大指出所述逻辑被规定为从0V到基本等于所述电源电压电平的完成信号DONE_X。
因此，根据图20所示的差动读出放大器电路100B，现有技术的第一个问题得到了解决。
从图21可以清楚的看出，在转换到工作状态之前的空状态中，所述逻辑输出端H和H_X已经变成了理想的0V。
另外，如图22所示，在图20的差动读出放大器电路100B中，当状态转换到所述空状态时，所述逻辑输出平稳地减少到0V。
因此，根据图20的差动读出放大器电路100B，现有技术的第二个问题、即所述逻辑输出H和H_X不变成0V而是上升所述NMOS阈值电压的量并因此而使漏电流变大的问题得到了解决。
另外，如从图23清楚看出的，在本发明中没有观察到任何故障。
存在这样一个周期，在该周期期间中，在图7的评估使用模型30中，在噪声NZ1的下降沿的影响下，逻辑输出H的电位变得低于逻辑输出H_X的电位。
在所述DCSL3型读出放大器电路中，所述电位差如其本身一样增加。
但是，在图20的读出放大器电路中，如图23所示，呈现出噪声电位差被反相和逻辑输出H和H_X的电位被汇聚于正确逻辑值的情况。
这种现象是通过由所述读出放大器电路100B所拥有的NMOS晶体管NT107到NT109构成的动态NOR电路D-NOR使所述逻辑树的断开控制机构起作用而实现的。
因此，根据图20所示的差动读出放大器电路100B，现有技术的第三个问题、即由于耦合噪声而使所述读出放大器规定一个错误值的问题得到了解决。
如上所述，由于耦合噪声所引起的故障取决于所述逻辑树的高度和所述电源电压。
通常，所述电源电压越低和所述逻辑树越高，就越容易产生由于耦合噪声引起的故障。
另外，图14示出了一个最低电源电压，即使是在给出了耦合噪声的情况下该电压也能够使工作正常执行，图20的读出放大器电路100B是N3型电路。
如上面所解释的，所述EXOR的逻辑树的高度等于它的输入阶。
如能够从图14清楚看出的，在传统的DCSL3型读出放大器电路中，即使是电源电压较高和逻辑树较低也会发生故障。
相反，在使用根据本发明的N3型读出放大器电路100B的EXOR逻辑中，虽然仍取决于所述条件，但是，即使是电压低于近似1.5V使仍可工作。
因此，如果所述动态逻辑电路是通过使用图20的读出放大器电路构成的，那么，可以实现稳定工作于低电源电压的动态逻辑电路。
这样，利用和图9所示读出放大器电路相同的方式，图20所示的读出放大器电路100B可以极大地减少CMOS半导体集成电路的功耗。
如上面所解释的，根据当前第三实施例，能够获得与上述第一实施例类似的效果。
第四实施例
图24的电路示出了根据本发明差动读出放大器电路的第四实施例。
本发明当前第四实施例与第三实施例的区别在于利用予电荷使用PMOS晶体管PT104代替予电荷使用NMOS晶体管连接所述动态NOR电路D-NOR的电源电压VDD的电源线和所述控制结点G，和PMOS晶体管PT104的栅极被连接到时钟信号CLK的时钟输入端TCLK以替代连接到反相时钟信号CLK_X的时钟输入端TVLKX。
其余的结构和功能与上述第三实施例相同，所以这里不再赘述。
图24的读出放大器电路100C被用于构成图10所述用于仿真的4输入EXOR动态逻辑电路300。另外，相对予噪声的阻抗也被类似的进行评估。
图25示出了图24所示读出放大器电路100C在没有给出噪声情况下转换到工作状态时的波形，图26示出了图24所示读出放大器电路100C在没有给出噪声情况下转换到空状态时的波形，图27示出了图24所示读出放大器电路100C在给出噪声情况下转换到工作状态时的波形。
另外，图28示出了在图24所述读出放大器电路100C中完成信号DONE_X的波形。
在图25、26、27和28中，横坐标表示时间，纵坐标表示电压。
首先，如图28所示，图24所示差动读出放大器电路100C放大指出所述逻辑被完全规定为从0V到所述电源电压电平的完成信号DONE_C。
另外，所述逻辑树出H的波形与接近它的中心值的幅值相交，所以，可以说传送定时的理想的。
因此，根据图24所示的差动读出放大器电路100C，现有技术的第一个问题得到了解决。
从图25可以清楚地看出，在转换到工作状态之前的空状态中，逻辑输出H和H_X已经变成了理想的0V。
另外，如图26所示，在图24的差动读出放大器电路100C中，当状态转换到空状态时，逻辑输出平稳地减少到0V。
因此，根据图24所示的差动读出放大器电路100C，现有技术的第二个问题、即在空状态中逻辑输出H和H_X不变成0V而是上升所述NMOS阈值的量从而使漏电流变大的问题得到了解决。
另外，如能够从图27清楚看出的，在本发明中没有观察到任何故障。
存在这样一个周期，在此周期期间内，在图7所示评估使用模型30中，在噪声NZ1下降沿的影响下，逻辑输出H的电位低于逻辑输出H_X的电位。
在DCSL3型读出放大器电路中，电位差如其本身一样增加。
但是，在图24的读出放大器电路中，如图27所示，呈现出噪声的电位差被反相和逻辑输出H和H_X的电位被汇聚于正确逻辑值的情况。
这种现象是通过由所述读出放大器电路100C所拥有的PMOS晶体管PT104和NMOS晶体管NT107和NT108构成的动态NOR电路D-NOR使所述逻辑树的断开控制机构起作用实现的。
因此，根据图24所示的差动读出放大器电路100C，现有技术的第三个问题、即由于耦合噪声而使所述读出放大器电路以规定一个错误值而结束的问题得到了解决。
如上面所解释的，由于噪声引起的故障取决于所述逻辑树的高度和所述电源电压。
通常，所述电源电压越低和所述逻辑树越高，就越容易产生由于耦合噪声引起的故障。
另外，图14示出了即便给出耦合噪声也能够执行正常工作的最低电源电压，图24所示的读出放大器电路100C是P3型电路。
如上面所解释的，EXOR逻辑树的高度等于它的输入阶。
如能够从图14清楚看出的，在传统的DCSL3型读出放大器电路中，即使是电源电压较高和逻辑树的高度较低也会发生故障。
相反，在使用根据本发明的P3型读出放大器电路100C的EXOR逻辑中，虽然仍然取决于所述条件，但即使是电压低于1.5V也可以工作。在P3型读出放大器电路100C中，即使是接近0.7V也不会发生故障。
因此，如果图24的读出放大器电路100C被用于构成所述动态逻辑电路，那么，可以实现稳定工作于一个低电源电压的动态逻辑电路。
这样，利用与图9所示读出放大器的相同方式，图24的读出放大器电路100C可以极大地减少CMOS半导体集成电路的功耗。
如上面解释的，根据当前第四实施例，可以获得与上述第一和第二实施例类似的效果。
第五实施例
图29的电路示出了根据本发明差动读出放大器电路的第五实施例。
当前第五实施例与上述第二实施例的区别点在于NMOS晶体管NT111被连接在作为构成用于断开逻辑树的连接控制装置的NMOS晶体管NT107和NT108的源极连接点的中间结点MG和地之间，这个NMOS晶体管NT111的栅极被连接到时钟输入端TCLK。
其基本工作原理与图15所述第二实施例相同。为此，不再赘述。
由于附加了NMOS晶体管NT111而使工作稍微不同点是从工作状态到空状态的过度处理。
在这个过度状态下，PMOS晶体管PT104的导通和NMOS晶体管NT107和NT108的截止不同时发生。
为了使NMOS晶体管NT107和NT108截止，需要利用NMOS二极管在结点TH和TH_X上执行一个同等的电荷分布处理和释放电荷的处理。
为此，在图15所示的第二实施例中，示出了在所述PMOS晶体管PT104变成导通之后穿透电流流经NMOS晶体管NT107或NT108时的例子。
与此相反，在图29所示的第五实施例中，没有发生如上所述的穿透电流。
这是因为在所述PMOS晶体管PT10导通的同时，所述NMOS晶体管NT111与相同的时钟信号CLK同步地变成截止。
根据当前的第五实施例，除了上述第二实施例的效果之外，还有一个优点，即能够减少所述功耗。
另外，不用说，图10所示的动态逻辑电路能够使用图29所示的读出放大器电路100D实现。
第六实施例
图30的电路示出了根据本发明的差动读出放大器电路的第六实施例。当前第六实施例与上述第四实施例区别在于NMOS晶体管NT111被连接在作为构成用于断开所述逻辑树的连接控制装置的NMOS晶体管NT107和NT108的源极连接点的中间点MG和所述地之间，这个NMOS晶体管NT111的栅极被连接到时钟输入端TCLK。
其基本工作原理与图24所示第四实施例相同，因此，省略其详细描述。
由于附加了NMOS晶体管NT111而导致操作的轻微区别是从工作状态到空状态的过度处理。
在这个过度状态下，PMOS晶体管PT104的导通和NMOS晶体管NT107和NT108的截止不会同时发生。
为了使NMOS晶体管NT107和NT108截止，需要利用所述NMOS二极管在结点TH和THX上进行同等的电荷分布和电荷释放。
为此，在图24所示的第四实施例中，示出了在所述PMOS晶体管PT104变成导通之后穿透电流流经NMOS晶体管NT107或NT108的例子。
与此相反，在图30所示的第六实施例中，不会产生上述穿透电流。
这是因为在PMOS晶体管PT104导通的同时，NMOS晶体管NT111与相同的时钟信号CLK同步地变成截止。
根据当前的第六实施例，除了上述第四实施例的效果之外，还具有一个优点，即可以减少所述功耗。
另外，不用说，图10所示动态逻辑电路可以使用图30所示的读出当前电路100E实现。
第七实施例
图31示出了根据本发明差动读出放大器电路的第七实施例。
当前第七实施例与上述第三实施例的区别在于利用串联连接的两个PMOS晶体管PT105和PT107代替所述予电荷使用NMOS晶体管连接所述动态NOR电路的电源电压VDD的电源线和所述控制结点G，PMOS晶体管PT105的栅极被连接到逻辑输出端TH和PMOS晶体管PT106的栅极被连接到逻辑输出端THX，所述逻辑树的断开控制机构有一个静态NOR电路S-NOR构成。
其余的结构和功能与上述第三实施例相同。
在当前的第七实施例中，控制结点G的电压是通过观看结点TH和TH_X的逻辑电压确定的而不是取决于时钟信号CLK，该电压被用于控制所述逻辑树的断开。
即，从结点TH和THX在空状态中都是逻辑“0”这样一个事实来看，控制结点G被形成逻辑“1”，在结点H和THX中的一个在工作状态中变成逻辑“1”的时间点处，控制结点G被形成逻辑“0”。
由于PMOS晶体管PT105和PT106是串联的，所以没有电流流过，直到结点TH和THX都变成逻辑“0”为止，所以不会产生穿透电流。
根据当前的第七实施例，除了上述第三实施例的效果以外，还有一个优点，即可以减少所述功耗。
另外，根据当前第七实施例，不需要用于控制所述逻辑树断开的时钟信号CLK，因此，能够减少用于时钟信号CLK的附加内容。
另外，不用说，图10所示的动态逻辑电路可以使用图31所示读出放大器电路100F实现。
概括上述本发明的效果，根据本发明，可以产生不引起后面逻辑电路故障的完成信号并且减少了该电路停止时的功耗。
另外，根据本发明，不必担心实际的差动读出放大器电路会发生由于耦合噪声引起的故障并能够实现使用上述读出放大器电路的动态逻辑电路。
当结合被选择用来说明的特殊实施例对本发明进行描述时，应当理解，本专业领域的普通技术人员可以在不脱离本发明基本概念的前提下做出很多的修改。