一种解决资源消耗的数字选频方法 技术领域 本发明涉及一种通信技术领域中的选频方法， 特别是涉及一种解决资源消耗的数 字选频方法。
背景技术 在我国现在的通信系统中常用的选频方法基本为模拟选频， 模拟选频主要存在 有如下问题 ： 一是， 使调试工作很难， 可生产性差， 工程调试不方便 ； 二是， 上下行的隔离 度难做， 容易自激 ； 三是， 模拟选频的 GSM 直放站很难满足欧洲标准 ； 四是， 不能做到时隙 AGC( 对每个时隙进行自动增益调节的一种技术 )， 使 GSM 的直放站的覆盖效率大大降低。
目前， 已公开的专利号为 ZL200920012632.4 的专利文件介绍了一种 GSM 数字多选 频直放站及所采用的多信道选频数字信号处理方法， 它包括 ： 上行链路、 下行链路、 第一双 工器模块、 第二双工器模块及控制单元 ； 所述上行链路包括上行低噪声放大模块、 上行第一 模拟混频模块、 上行模数转换模块、 上行数字信道选频模块、 上行数模转换模块、 上行第二
模拟混频模块及上行功放模块 ； 所述下行链路包括下行低噪声放大模块、 下行第一模拟混 频模块、 下行模数转换模块、 下行数字信道选频模块、 下行数模转换模块、 下行第二模拟混 频模块及下行功放模块 ； 所述上行模数转换模块、 上行数字信道选频模块、 上行数模转换模 块、 下行模数转换模块、 下行数字信道选频模块和下行数模转换模块的端口接控制单元的 端口。 施主天线接收基站下行信号， 经第一双工器模块送下行低噪声放大模块放大后， 由下 行第一模拟混频模块下变频到中频信号， 再经下行模数转换模块转换后进入下行数字信道 选频模块完成选频功能， 选频信号经下行数模转换模块进行转换后， 再经下行第二模拟混 频模块上变频到射频信号， 经下行功放模块放大后通过第二双工器模块送往电缆及分配系 统， 由重发天线向覆盖区辐射。 重发天线接收移动台上行信号， 经第二双工器模块将上行信 号送上行低噪声放大模块放大后， 由上行第一模拟混频模块下变频到模拟中频信号， 再经 上行模数转换模块转换后进入上行数字信道选频模块完成数字选频功能， 选频信号经上行 数模转换模块进行转换后， 再经上行第二模拟混频模块上变频到射频信号， 经上行功放模 块放大后通过第一双工器模块送往施主天线， 再经施主天线发送到基站， 中频的信道选择、 滤波需要用软件实现。
在数字选频直放站中， 资源消耗和系统延时是两大核心指标。直放站一般要求延 时必须小于 10us。基于多采样率滤波组技术的数字选频， 其延时的大小主要由 FIR 滤波器 的组延时决定。一般来说， 采样率降低得越多， 同等带外抑制指标下， 数字选频所需的资源 越少， 但是相应的延时也越大。对于直放站的数字选频器， 降采样率 R 主要从两个方面影响 资源消耗 ： 首先， 用较少的 FIR 抽头数量即达到同等带外抑制 ； 其次， 多个信道共用一组滤 波器。而对于确定抽头量的 FIR 滤波器， 其组延时由样点的采样率决定， 或者说， 由降采样 率 R 决定。在现有的方法中， 在确定的降采样率 R 下， 共用一组滤波器的信道数量最多为降 采样率 R 的一半。发明内容 本发明的目的在于克服现有技术之不足， 提供一种解决资源消耗的数字选频方 法， 是采用基于多时钟域的数字选频方式， 使得在确定的降采样率 R 下， 共用一组滤波器的 信道数量超过降采样率 R， 而仅受限于系统所能达到的最高时钟， 能够以更低的成本满足直 放站的技术指标要求。
本发明解决其技术问题所采用的技术方案是 ： 一种解决资源消耗的数字选频方 法， 是将 FPGA 数字选频子模块连接在由下行下变频器、 下行 ADC、 下行 DAC、 下行上变频器所 构成的下行链路和由上行下变频器、 上行 ADC、 上行 DAC、 上行上变频器所构成的上行链路 中， 对下行链路和上行链路的 AD 输出进行数字多选频处理， 并将处理结果作为 DA 输入返回 给下行链路和上行链路 ；
上行链路的上行低噪模块输出信号进入上行下变频器变换为中频信号， 中频信号 进入上行 ADC 进行带通欠采样， 采样后的数据进入 FPGA 数字选频子模块进行数字多选频处 理， 处理后作为 DA 输入送往上行 DAC 产生中频信号， 中频信号经上行上变频器变换为射频 信号后输出 ；
下行链路的下行低噪模块输出信号进入下行下变频器变换为中频信号， 中频信号 进入下行 ADC 进行带通欠采样， 采样后的数据进入 FPGA 数字选频子模块进行数字多选频处 理， 处理后作为 DA 输入送往下行 DAC 产生中频信号， 中频信号经下行上变频器变换为射频 信号后输出 ；
FPGA 数字选频子模块在内部处理过程中， 是按先后顺序， 采用三个时钟域对数字 信号进行降采样、 滤波和升采样的处理 ： 在第一时钟域中， 是用混频器、 第一积分器组和降 采样器对信号进行顺序处理 ； 在第二时钟域中， 是用合路器， 第一微分器组， FIR 滤波器， 第 二微分器组和分路器对信号进行顺序处理 ； 在第三时钟域中， 是用升采样器、 第二积分器组 和复混频器对信号进行顺序处理。
所述的 FPGA 数字选频子模块在内部处理过程中， 对于预先设定的信道数 K、 降采 样率 R 和倍数 e， 是将 4K 个降采样器的输出输入到合路器中， 由合路器将 4K 路信号合并成 一路信号 ；
其中，
当 4K ＝ R 时， 合路器和降采样器采用相同的工作时钟， 其中合路器有 R 个输入 ；
当 4K ＜ R 时， 如果合路器和降采样器采用相同的工作时钟， 则采用有 R 个输入的 合路器， 其中 R-4K 个输入补零 ； 如果合路器的时钟是降采样器的 e 倍， 则采用有 eR(eR ＞＝ 4K) 个输入的合路器， 其中 eR-4K 个输入补零 ；
当 4K ＞ R 时， 令合路器的时钟是降采样器的 e 倍， 使得 eR ＞＝ 4K ； 此时， 采用有 eR 个输入的合路器， 其中 eR-4K 个输入补零。
所述的 FPGA 数字选频子模块在内部处理过程中， 其中 ： 混频器、 第一积分器组工 作在相同的时钟下 ； 合路器， 第一微分器组， FIR 滤波器， 第二微分器组和分路器工作在相 同的时钟下 ； 第二积分器组和复混频器工作在相同的时钟下。
所述的 FPGA 数字选频子模块在内部处理过程中， 所选用的合路器、 第一微分器 组、 FIR 滤波器、 第二微分器组和分路器均有命名为 Dg 的移位寄存器组， 该移位寄存器组的 流水线级数为 P， 等于合路器的输入数。
所述的 FPGA 数字选频子模块在内部处理过程中， 所选定的三个时钟域中， 用于滤 波的第二时钟域的工作时钟为用于降采样的第一时钟域的工作时钟和用升采样的第三时 钟域的工作时钟的若干倍。
本发明的一种解决资源消耗的数字选频方法， AD 输出的数据进入 FPGA 数字选频 子模块， 由 FPGA 数字选频子模块进行数字多选频处理， 其处理过程为 ：
对于 K 选 ( 信道数为 K) 的数字选频器， 采用 2K 个数字混频器， 将待选信道搬移到 零频 ； 如果 AD 欠采样后上下行信道中心频点一致， 则采用 K 个数字混频器， 每个数字混频器 分别产生 I 和 Q 两路信号， 上下行信道总共产生 4K 路信号 ；
每个混频器需要两路分别为 sin 和 cos 信号作为载频， sin 和 cos 信号的产生基 于直接数字频率合成技术 (DDS) ；
数字混频器输出的 4K 路信号分别送入下变频的第一积分器组， 每个下变频的第 一积分器组由若干个级联的积分器构成 ；
每个第一积分器组的输出分别通过一个降速率为 R 的降采样器， 降速率为 R 的降 采样器完成每 R 个抽样值输出一个的操作 ；
将 4K 个降采样器输出的信号输入到合路器， 合路器将 4K 路信号合并成一路信号 ； 合并过程会遇到以下三种情况 ：
(1) 当 4K ＝ R 时， 合路器和降采样器采用相同的工作时钟， 其中合路器有 R 个输入； (2) 当 4K ＜ R 时，
①如果合路器和降采样器采用相同的工作时钟， 则采用有 R 个输入的合路器， 其 中 R-4K 个输入补零 ；
②如果合路器的时钟是降采样器的 e 倍， 则采用有 eR(eR ＞＝ 4K) 个输入的合路 器， 其中 eR-4K 个输入补零 ；
(3) 当 4K ＞ R 时， 令合路器的时钟是降采样器的 e 倍， 使得 eR ＞＝ 4K ； 此时， 采用 有 eR 个输入的合路器， 其中 eR-4K 个输入补零。
合路器、 第一微分器组、 FIR 滤波器、 第二微分器组和分路器工作在相同的时钟下 ； 合路器、 第一微分器组、 FIR 滤波器、 第二微分器组和分路器均有命名为 Dg 的移位寄存器 组， 该移位寄存器组的流水线级数为 P， 等于合并器的输入数 ；
合路器的输出信号输入到第一微分器组， 第一微分器组由若干个级联的微分器构 成；
第一微分器组的输出连接到 FIR 滤波器的输入 ；
FIR 滤波器的输出连接到第二微分器组的输入， 第二微分器组由若干个级联的微 分器构成 ；
第二微分器组的输出与分路器的输入相连接 ；
分路器将信号分解成 P 路输出， 经筛选后得到 4K 个有效的输出 ；
分路器的 4K 个有效的输出信号分别输给 4K 个升采样器， 4K 个升速率为 R 的升采 样器在每两个数据中间插入 R-1 个零 ；
4K 个升采样器的输出分别连接到第二积分器组的输入 ；
4K 个第二积分器组的输出分别连接到 2K 个复混频器， 即每 2 个第二积分器组连接
一个复混频器 ；
复混频器产生正负两种输出， 所有上行的正输出相加， 所有上行的负输出相加， 所 有下行的正输出相加， 所有下行的负输出相加 ；
4 个加法器产生的 4 个输出信号送给 DA 转换器。
本发明的有益效果是， 由于采用了基于多时钟域的数字选频方式， 使得在确定的 降采样率 R 下， 共用一组滤波器的信道数量超过降采样率 R， 而仅受限于系统所能达到的最 高时钟， 能够有效解决现有技术中的生产性差、 覆盖率低的问题。
本发明的与现有技术相比， 具有如下的优点 ： 一是， 共用一组滤波器可使信道数量 成倍提高， 能有效降低资源消耗 ； 二是， 中频的信道选择、 滤波用工作时钟实现， 成本优势明 显； 三是， 产品运行稳定性和可靠性高， 后期维护便捷。
以下结合附图及实施例对本发明作进一步详细说明 ； 但本发明的一种解决资源消 耗的数字选频方法不局限于实施例。 附图说明
图 1 是实现本发明方法所选用的数字选频器的示意图 ；图 2 是实现本发明方法所选用的 FPGA 数字选频子模块的示意图 ；
图 3 是实现本发明方法所选用的 FPGA 数字选频子模块中的混频器的示意图 ；
图 4 是实现本发明方法所选用的 FPGA 数字选频子模块中的直接数字频率合成器 (DDS) 的示意图 ；
图 5 是实现本发明方法所选用的 FPGA 数字选频子模块中的积分器组的示意图 ；
图 6 是实现本发明方法所选用的 FPGA 数字选频子模块中的积分器组的积分器的 示意图 ；
图 7 是实现本发明方法所选用的 FPGA 数字选频子模块中的 Dg 寄存器组的示意 图；
图 8 是实现本发明方法所选用的 FPGA 数字选频子模块中的微分器组的示意图 ；
图 9 是实现本发明方法所选用的 FPGA 数字选频子模块中的微分器组的微分器的 示意图 ；
图 10 是实现本发明方法所选用的 FPGA 数字选频子模块中的 FIR 滤波器的示意 图；
图 11 是实现本发明方法所选用的 FPGA 数字选频子模块中的降采样器的示意图 ；
图 12 是实现本发明方法所选用的 FPGA 数字选频子模块中的升采样器的示意图 ；
图 13 是实现本发明方法所选用的 FPGA 数字选频子模块中的复混频器的示意图。 具体实施方式
实施例， 参见附图所示， 本发明的一种解决资源消耗的数字选频方法， 是采用如 图 1 所示的数字选频器来实现数字多选频处理， 该数字选频器包括下行下变频器 11、 下行 ADC12、 下行 DAC13、 下行上变频器 14、 下行本振 15、 FPGA 数字选频子模块 3、 上行下变频器 21、 上行 ADC22、 上行 DAC23、 上行上变频器 24、 上行本振 25、 电源管理子模块 10、 监控子模块 20 和时钟管理子模块 30。下行下变频器 11 的输入接至下行链路的低噪模块， 下行下变频器 11 的输出接至 下行 ADC12 的输入， 下行 ADC12 的输出接至 FPGA 数字选频子模块 3 的输入， FPGA 数字选频 子模块 3 的输出接至下行 DAC13 的输入， 下行 DAC13 的输出接至下行上变频器 14 的输入， 下行上变频器 14 的输出接至下行链路的功放模块， 下行本振 15 分别与下行下变频器 11 和 下行上变频器 14 相连接 ； 上行下变频器 21 的输入接至上行链路的低噪模块， 上行下变频器 21 的输出接至上行 ADC22 的输入， 上行 ADC22 的输出接至 FPGA 数字选频子模块 3 的输入， FPGA 数字选频子模块 3 的输出接至上行 DAC23 的输入， 上行 DAC23 的输出接至上行上变频 器 24 的输入， 上行上变频器 24 的输出接至上行链路的功放模块， 上行本振 25 分别与上行 下变频器 21 和上行上变频器 24 相连接 ； 电源管理子模块 10 连接在上行链路和下行链路中 为各个模块的正常工作提供电源 ； 监控子模块 20 连接在上行链路和下行链路中对各个模 块进行初始化设置， 监控系统的工作状态 ； 时钟管理子模块 30 分别与 FPGA 数字选频子模块 3、 下行 ADC12、 下行 DAC13、 上行 ADC22 和上行 DAC23 相连接， 时钟管理子模块 30 向 FPGA 数 字选频子模块 3、 下行 ADC12、 下行 DAC13、 上行 ADC22 和上行 DAC23 输出时钟信号。
本发明的一种解决资源消耗的数字选频方法， 是采用如图 2 所示的 FPGA 数字选 频子模块 3 来实现数字多选频处理， 该 FPGA 数字选频子模块 3 包括 2K(K 个信道 ) 个混频 器 301、 4K 个第一积分器组 302、 4K 个降采样器 303、 一合路器 304， 一第一微分器组 305， 一 FIR 滤波器 306， 一第二微分器组 307、 一分路器 308、 4K 个升采样器 309、 4K 个第二积分器组 310、 2K 个复混频器 311 和四个加法器 312。 上行链路和下行连路的 AD 输出分别接至 2K 个混频器 301 ； 2K 个混频器 301 的输 出分别接至 4K 个第一积分器组 302 的输入， 即 1 个混频器 301 的输出分成二路接二个第一 积分器组 302 ； 4K 个第一积分器组 302 的输出分别对应接 4K 个降采样器 303， 即每个第一 积分器组 302 的输出接一个降采样器 303 ； 4K 个降采样器 303 的输出接至一个合路器 304 ； 合路器 304 的输出接第一微分器组 305 的输入 ； 微分器组 305 的输出接 FIR 滤波器 306 的 输入 ； FIR 滤波器 306 的输出接第二微分器组 307 的输入 ； 第二微分器组 307 的输出接分路 器 308 的输入 ； 分路器 308 的输出分别接 4K 个升采样器 309 的输入 ； 4K 个升采样器 309 的 输出分别接 4K 个第二积分器组 310 的输入， 即每个升采样器 309 的输出接一个第二积分器 组 310 ； 4K 个第二积分器组 310 的输出分别接 2K 个复混频器 311 的输入， 即每两个第二积 分器组 310 的输出接一个复混频器 311 ； 2K 个复混频器 311 的输出分别接至四个加法器 312 的输入， 一个加法器 312 对所有上行的正输出相加， 另一个加法器 312 对所有上行的负输出 相加， 再一个加法器 312 对所有下行的正输出相加， 又一个加法器 312 对所有下行的负输出 相加。
本发明的一种解决资源消耗的数字选频方法， 是将 FPGA 数字选频子模块 3 连接在 由下行下变频器 11、 下行 ADC12、 下行 DAC13、 下行上变频器 14 所构成的下行链路和由上行 下变频器 21、 上行 ADC22、 上行 DAC23、 上行上变频器 24 所构成的上行链路中， 对下行链路和 上行链路的 AD 输出进行数字多选频处理， 并将处理结果作为 DA 输入返回给下行链路和上 行链路 ；
上行链路的上行低噪模块输出信号进入上行下变频器 11 变换为中频信号， 中频 信号进入上行 ADC12 进行带通欠采样， 采样后的数据进入 FPGA 数字选频子模块 3 进行数字 多选频处理， 处理后作为 DA 输入送往上行 DAC13 产生中频信号， 中频信号经上行上变频器
14 变换为射频信号后输出 ；
下行链路的下行低噪模块输出信号进入下行下变频器 21 变换为中频信号， 中频 信号进入下行 ADC22 进行带通欠采样， 采样后的数据进入 FPGA 数字选频子模块 3 进行数字 多选频处理， 处理后作为 DA 输入送往下行 DAC23 产生中频信号， 中频信号经下行上变频器 24 变换为射频信号后输出 ；
FPGA 数字选频子模块 3 在内部处理过程中， 是按先后顺序， 采用三个时钟域对数 字信号进行降采样、 滤波和升采样的处理 ： 在第一时钟域中， 是用混频器 301、 第一积分器 组 302 和降采样器 303 对信号进行顺序处理 ； 在第二时钟域中， 是用合路器 304， 第一微分 器组 305， FIR 滤波器 306， 第二微分器组 307 和分路器 308 对信号进行顺序处理 ； 在第三时 钟域中， 是用升采样器 309、 第二积分器组 310 和复混频器 311 对信号进行顺序处理。
所述的 FPGA 数字选频子模块 3 在内部处理过程中， 对于预先设定的信道数 K、 降采 样率 R 和倍数 e， 是将 4K 个降采样器的输出输入到合路器 304 中， 由合路器 304 将 4K 路信 号合并成一路信号 ；
其中，
当 4K ＝ R 时， 合路器和降采样器采用相同的工作时钟， 其中合路器有 R 个输入 ；
当 4K ＜ R 时， 如果合路器和降采样器采用相同的工作时钟， 则采用有 R 个输入的 合路器， 其中 R-4K 个输入补零 ； 如果合路器的时钟是降采样器的 e 倍， 则采用有 eR(eR ＞＝ 4K) 个输入的合路器， 其中 eR-4K 个输入补零 ；
当 4K ＞ R 时， 令合路器的时钟是降采样器的 e 倍， 使得 eR ＞＝ 4K ； 此时， 采用有 eR 个输入的合路器， 其中 eR-4K 个输入补零。
所述的 FPGA 数字选频子模块 3 在内部处理过程中， 其中 ： 混频器 301、 第一积分器 组 302 工作在相同的时钟下 ； 合路器 304， 第一微分器组 305， FIR 滤波器 306， 第二微分器 组 307 和分路器 308 工作在相同的时钟下 ； 第二积分器组 310 和复混频器 311 工作在相同 的时钟下。
所述的 FPGA 数字选频子模块 3 在内部处理过程中， 所选用的合路器 304， 第一微 分器组 305， FIR 滤波器 306， 第二微分器组 307 和分路器 308 均有命名为 Dg 的移位寄存器 组， 该移位寄存器组的流水线级数为 P， 等于合路器的输入数。
可选择的是， 所述的 FPGA 数字选频子模块 3 在内部处理过程中， 所选定的三个时 钟域中， 用于滤波的第二时钟域的工作时钟可以为用于降采样的第一时钟域的工作时钟和 用升采样的第三时钟域的工作时钟的若干倍。
本发明的一种解决资源消耗的数字选频方法， AD 输出的数据进入 FPGA 数字选频 子模块 3， 由 FPGA 数字选频子模块 3 进行数字多选频处理， 其处理过程为 ：
对于 K 选 ( 信道数为 K) 的数字选频器， 采用 2K 个数字混频器 301， 将待选信道搬 移到零频 ； 如果 AD 欠采样后上下行信道中心频点一致， 则采用 K 个数字混频器 301， 每个数 字混频器 301 分别产生 I 和 Q 两路信号， 上下行信道总共产生 4K 路信号 ；
每个混频器 301 需要两路分别为 sin 和 cos 信号作为载频， sin 和 cos 信号的产 生基于直接数字频率合成技术 (DDS) ；
数字混频器 301 输出的 4K 路信号分别送入下变频的第一积分器组 302， 每个下变 频的第一积分器组 302 由若干个级联的积分器构成 ；每个第一积分器组 302 的输出分别通过一个降速率为 R 的降采样器 303， 降速率为 R 的降采样器 303 完成每 R 个抽样值输出一个的操作 ；
将 4K 个降采样器 303 输出的信号输入到合路器 304， 合路器 304 将 4K 路信号合并 成一路信号 ； 合并过程会遇到以下三种情况 ：
(1) 当 4K ＝ R 时， 合路器和降采样器采用相同的工作时钟， 其中合路器有 R 个输 入；
(2) 当 4K ＜ R 时，
①如果合路器和降采样器采用相同的工作时钟， 则采用有 R 个输入的合路器， 其 中 R-4K 个输入补零 ；
②如果合路器的时钟是降采样器的 e 倍， 则采用有 eR(eR ＞＝ 4K) 个输入的合路 器， 其中 eR-4K 个输入补零 ；
(3) 当 4K ＞ R 时， 令合路器的时钟是降采样器的 e 倍， 使得 eR ＞＝ 4K ； 此时， 采用 有 eR 个输入的合路器， 其中 eR-4K 个输入补零。
合路器 304、 第一微分器组 305、 FIR 滤波器 306、 第二微分器组 307 和分路器 308 工作在相同的时钟下 ； 合路器 304、 第一微分器组 305、 FIR 滤波器 306、 第二微分器组 307 和 分路器 308 均有命名为 Dg 的移位寄存器组， 该移位寄存器组的流水线级数为 P， 等于合并器 的输入数 ； 合路器 304 的输出信号输入到第一微分器组 305， 第一微分器组 305 由若干个级联 的微分器构成 ；
第一微分器组 305 的输出连接到 FIR 滤波器 306 的输入 ；
FIR 滤波器 306 的输出连接到第二微分器组 307 的输入， 第二微分器组 307 由若干 个级联的微分器构成 ；
第二微分器组 307 的输出与分路器 308 的输入相连接 ；
分路器 308 将信号分解成 P 路输出， 经筛选后得到 4K 个有效的输出 ；
分路器 308 的 4K 个有效的输出信号分别输给 4K 个升采样器 309， 4K 个升速率为 R 的升采样器 309 在每两个数据中间插入 R-1 个零 ；
4K 个升采样器 309 的输出分别连接到第二积分器组 310 的输入 ；
4K 个第二积分器组 310 的输出分别连接到 2K 个复混频器 311， 即每 2 个第二积分 器组连接一个复混频器 ；
复混频器 31 1 产生正负两种输出， 所有上行的正输出相加， 所有上行的负输出相 加， 所有下行的正输出相加， 所有下行的负输出相加 ；
4 个加法器 312 产生的 4 个输出信号送给 DA 转换器。
这里以一个 16 选的 GSM 数字选频器为例来说明本发明提出的数字选频方法， 为满 足延时要求， 令 AD 转换器采样率为 81.92Mbps， 降采样率 R 为 32， FIR 滤波器的抽头数量为 23 ； 由于 K ＝ 16， 则 4K ＝ 64， 故 4K ＞ R ； 此时令合路器、 第一微分器组、 FIR 滤波器、 第二微 分器组和分路器的工作时钟为 163.84， 即时钟域 2 的工作时钟是时钟域 1 工作时钟的 2 倍 ； 由于 eR ＝ 4K， 16 选所生成的 64 路信号只需共用一组合路器、 第一微分器组、 FIR 滤波器、 第 二微分器组和分路器， 即节省了现有技术需要采用的另一组合路器、 第一微分器组、 FIR 滤 波器、 第二微分器组和分路器 ； 因此在保持确定的时延不变的条件下， 本发明能有效降低资
源消耗。 上述实施例仅用来进一步说明本发明的一种解决资源消耗的数字选频方法， 但本 发明并不局限于实施例， 凡是依据本发明的技术实质对以上实施例所作的任何简单修改、 等同变化与修饰， 均落入本发明技术方案的保护范围内。