具有供叠层件使用备有被保护阻挡层的半导体构件 本发明涉及按照权利要求1的宗旨的半导体构件，以及这种半导体构件的制造方法。
在半导体存储器构件的普通存储器元件中，作为存储器电介体使用的大多是氧化硅层，或者也用氮化硅层。然而两者的介电常数仅只是在6的范围以内。可是较高的介电常数会使相应的电容器具有较大的电容量，从而也会使其外形尺寸有所减小，如果放弃提高其电容量的话。换言之，使用大介电常数的电介体会导致相应电容器占用面积的减小，转而会提高集成的密度。
在这者方面所做的开发工作提供了介电常数不是6，而是高于6很多地材料。于是开发出，例如顺电材料(BaxST1-x)TiO3(BST)，其介电常数达到400的数量级。显然，用BST替代普通的二氧化硅或者氮化硅层能够大大提高集成密度。
另外，普通的存储元件，例如动态随机存取存储器(DRAM)，即使采用的是顺电材料，但是每当断电时，它的电荷丢失，从而在其中储存的信息也随之丢失。除此以外，由于这种普通的存储器会产生漏电电流，所以经常要重新进行重写，被称之为“更新”。也就是出于这样的原因，采用新型的铁电材料作为存储器电介体是众望所归的事。因为只有这样方才能够制成非易失性半导体存储构件，在断电时不会丢失其中的信息，并且不必经常要进行重写。
总而言之，采用铁电材料作为半导体存储器的电介体是众望所归的事实，因为这样方才能够在达到可靠的抗断电性的同时提高集成的密度。
在半导体存储器构件中实现采用这样的铁电或者顺电材料在很大的程度上要取决于怎样才能将这样的材料集成到半导体集成电路结构中去。作为铁电或者顺电材料考虑的除了以上所述的BST以外，还有(Pb,Zr)TiO3(PZT),SrBi2Ta2O9(SBT),SrBi2(Ta,Nb)O9(SBTN),SrTiO3(ST)，以及铁电和顺电聚合物或者普通的铁电和顺电材料。
虽然此类材料的介电常数高，并且出于这样的原因也采用了铁电随机存取存储器(FeRAM)，但是在实际情况下其重要作用仍然受到限制。因为，此时发现上述具有高介电常数的材料还是不能立即在半导体存储器构件中应用。因此，在例如高集成叠层件中应用高介电常数的介电材料或者铁电材料还会由于这样的原因受到很大的限制，即称之为“插头”的、或者是在接触孔中所装填的填充材料会在淀积电介体时被氧化。这种氧化的发生特别是归咎于这样的事实，即在上述具有高介电常数的介电体、或铁电材料中都要牵涉到氧化物的问题，而制造半导体构件或电容器构件的过程却必须要暴露在含氧的气氛之中。
由于电容器接触层通常使用的铂电极会渗透氧气，从而会使例如插头和电极之间的界面产生氧化，这就意味着断电。
图3所示是具有一个存储单元的这样的半导体构件。在这个半导体构件中，在设有高掺杂区9的一片半导体主体10中设有、例如用二氧化硅制作的绝缘层2，在该层中刻蚀出一个接触孔8。这个接触孔8用填充材料或者用钨或多晶硅料制造的插头1填实。在插头1的上方有一层阻挡层3，可以用例如WN、WTiN、TaN、WC等制造。阻挡层3将用、例如铂制造的下电极5与插头1隔开。在下电极5上面有一层顺电或铁电的电介体6，在其上面又有一层上电极7。在这样的半导体构件中，从一开始就在11区域中产生阻挡层3的材料的氧化，最后可能导致断电。在此情况下，氧化逐步由11区域沿着阻挡层3和电极5之间的界面14、并且沿着阻挡层3和绝缘层2之间的界面15蔓延。
特别是出于这样的原因，迄今为止，据认为将一种铁电或顺电电介体集成在高集成密度的存储器构件中的成果实际上是小于预期的程度。
为了在很大的范围内避免以上所述在电极和插头之间的介面的氧化，如今直到在一个LOCOS区的上面制造一种普通的CMOS晶体管结构之后方才淀积一层平面的高介电常数的电介体或铁电体。也就是说，要在一个MOS晶体管的漏极上连接，例如一条位线，在栅极上连接一条字线，另外在LOCOS区上有一个上电极是用铂制成的电容器，此上电极连接在MOS晶体管的源电极上，其绝缘层是用一层铁电体制成的，在此铁电体对面的第二电极(commen plate)也是，例如用铂制成的。此处的电介层可以采用，例如SBT。采用这种方法制成存储单元的尺寸例如是：10.1μm×16.5μm=167μm2=46F2，其中F按1.9μm的基数换算时。在此，电容器的面积约为：3.3μm×3.3μm=10.9μm2=3F2。也就是说，存储器或者其连接到电容器的电路所占用的面积比较大。
将一电容器敷设在LOCOS区的上面虽然是一个优点，但是，平面铁电层是可以采用溅射法或溶胶凝胶法制造的，特别是铁电的敷设要在强氧化环境中进行，氧气透过大都是用铂制成的电极的渗透不会再对设在下方的层件产生影响，因为此时业已有一种氧化物存在。
总而言之，在LOCOS区上方淀积一CMOS晶体管结构虽然是毫无问题的，但是这却可以在很大的程度上导致集成密度的降低。
在导电的插头上直接敷设铁电层倒是可能的，但是却会导致进一步地氧化，最终会转而使导电的连接不导电。
因此，本发明的任务是提供一种能够集成铁电或顺电材料结构元件的半导体构件，并且可以避免在插头的阻挡层范围内发生不希望发生的氧化；另外还提供制造这种半导体构件的制造方法。
为了解决这项任务，本发明提供了具备权利要求1的特征的半导体构件。另外还完成了一种具备权利要求5的特征的方法。
在权利要求2至4中特别提供本发明有益的改进方法。
按照本发明的半导体构件还将阻挡层做成埋置于用氮化硅层做的“氮化硅法兰”中。从而避免、例如氮化钛、氮化钨、氮化钛钨、氮化钽等的阻挡层材料遭受氧化。
借助“氮化硅法兰”可以在制造顺电或铁电介电材料时避免氧气的横向扩散。这是指在阻挡层中实际不会产生像在现有技术水平状态下那样的横向氧化。另外，还使下电极材料，例如铂会牢固粘接在氮化硅层上。
以下借助附图对本发明作详细说明。
图1按照本发明的半导体构件的第1实施例的剖面图；
图2按照本发明的半导体构件的第2实施例的剖面图；
图3现有半导体构件的剖面图。
在以上各图中，凡是相对应的部件一律标以同样的标号。
如图1中的第1实施例所示，按照本发明的半导体构件在一片具有高掺杂区9的硅基片10上敷设二氧化硅层2，它有一个接触孔8通到高掺杂区9。在二氧化硅层2中、或在硅基片10上还可以有导电区或高掺杂区13和绝缘区12。这些高掺杂区12,13可以是，例如，导电电路或LOCOS。
在接触孔8中采用填充材料或插头1填实。在例如用钨、硅、氮化硅或多晶硅等导电材料制造的插头1和采用、例如铂制的下电极5之间设有一层阻挡层3，后者可以采用导电的氮化物、碳化物、硼化物等、例如WN、WC、WTiN、TaN、TiN、TiC等制造。一种可能用于制造插头的材料是WSi。阻挡层3的四周用氮化硅4包围，后者的上沿与阻挡层3的上沿齐平。阻挡层3的上沿也可以略低于氮化硅4的上沿。在用铂制的下电极5的上面敷设一层顺电、超顺电或铁电材料的电介体6，在其上面再用一层上电极7覆盖。上电极7和/或下电极5也可以用钌、铱、钯或其导电的氧化物、例如用RuO2、IrO2等制造。
本发明的半导体构件可以采用以下列的方法为例制造。
首先制造有半导体本体10、高掺杂区9和13、绝缘区12以及氧化硅层2的CMOS平面。在刻蚀接触孔8之前先敷设氮化层4。
在刻蚀接触孔8以及用钨、硅化物或多晶硅等导电材料填满接触孔8之后，再进行反刻蚀，在插头1的上表面上开出一个开槽。反刻蚀的深度大约要与氮化硅层的厚度达到这样的适配，即要使其略小于氮化硅层4的厚度。然后，通过溅射法或MOCVD法在反刻蚀区中覆盖阻挡层3。通过再刻蚀或研磨工序，使阻挡层的上表面与氮化硅层的上表面齐平。也就是说，使氮化硅层4就像法兰一样沿着周边围住阻挡层3。
在阻挡层3的上面敷设下电极5，后者首选铂制成。然后敷设顺电、超顺电或铁电材料的电介体6，并且结构化。在电介体6的淀积过程中，以及在以后的氧化温度处理过程中，阻挡层3起到保护插头1、防止氧气对其渗透和氧化的作用。在此过程中，氮化硅层4可靠地保护所置入的阻挡层3，使其免受氧化，并且保证铂/阻挡层/插头/结构体的整体化。氮化硅是一种著名的、抗氧渗透性优越的阻挡层。它在本例的情况下防止周围环境中的氧侵入到阻挡层和下电极之间的过渡区。
本发明借此在很大的程度上提高了阻挡层3的抗氧化性。
图2所示是本发明的另一个实施例。在这个实施例中，接触孔8的周壁另外用一层氮化硅层16覆盖，这一层是在刻蚀接触孔8之后淀积而成的。