分频器 本发明涉及分配时钟频率的分频器，更具体地说，涉及通过对时钟频率进行分频，以产生频率符合要求的时钟的分频器。
通常，在起止(start-stop)同步数据发送设备中，发送端的设备包括一个分组产生装置。分组发送装置产生由通信规约确定的分组，并借助于分组向接收端的设备发送数据。通过对传送数据标记纠错码和目的地地址产生上述的分组。分组产生装置通常包含CPU(中央处理器)，用它产生分组。
在发送被产生的分组时，需要跟随其频率由上述通信规约规定的时钟发送分组。为此，位于发送端的上述装置包含在上述分组产生装置的后级的发送装置。发送装置用发送时钟来发送分组。通常，分组产生装置中的时钟产生器，利用一个石英振荡器产生一个基准时钟。但是，现有技术有一个困难，就是上述发送装置所要求的发送时钟，经常与上述基准时钟不一致。
为了解决这个困难，发送装置包含一个用来产生发送时钟的振荡电路。一种情形是在上述发送装置中使用一个PLL(锁相环)电路，利用它从基准时钟产生发送时钟。
例如，IPDA(红外数据协会)的红外线通信标准提供两种方式：第一种方式的通信速度为4Mbps，第二种方式的通信速度为1.152Mbps。为了简单的处理这两种通信速度，简单的方法是使用两个振荡器，但是，其所需要的零件费用，振荡器所占的位置和调试费用，是单个振荡器所需的这些费用的两倍或者更多。还有，从商品中买到特定频率为1.152Mbps的石英振荡器也是困难的。即使能买到，价格也是昂贵的，因为它的生产量很少。再有，振荡是利用线圈和电容器之间产生的谐振，所要求的振荡频率应当保证获得，但要防止由于温度和电源电压的变化而引起的频率变化，需要进行电路设计和频率调试。
使用一个振荡器而提供相应于两种发送方式的时钟，可以制备一个时钟，频率为两种发送速度的最小公倍数，即频率为4.608GHz的时钟，所提供的这个时钟作4000分频，可得到1.152MHz时钟，进一步，所提供的4.608GHz时钟作1152分频，可得到4MHz时钟。
但是，这个振荡频率非常高，在一个半导体集成电路上要实现这样的频率，需要几十MHz的制造工艺和几GHz的制造工艺两个步骤，这就使制造费用增加。
还有，会出现另一个问题，由于使用的频率多而且高，经过分频电路消耗的电流增加。即使用PLL电路代替分频电路，也会发生同样的问题。
另一种方法可以是这样：用例如48MHz的振荡频率来对付两种通信速度。如果这个频率作12分频，可得到精确的4MHz时钟，如果对它作41分频，可产生1.170MHz时钟。进一步地，如果对它作42分频，可产生1.140MHz时钟。使用1.142MHz，相对于1.152MHz来说大约有1％的误差，如果分组长度较短，这没有什么问题。但是，传送一个长分组时，靠近最终点的数据(例如第100字节数据)，会比预定的时间延迟大约一个时钟。因此，接收端的装置没能产生正确的数据。
本发明能解决现有技术的上述问题，其目的是提供一种分频器，这种分频器能够避免费用上升，制造工艺增多，并能从任意的时钟产生具有符合要求的频率的时钟。
为达到上述目的，根据本发明的第一个方面的一种分频器，其特征在于包括：分频装置，用于根据输入时钟产生第一时钟和第二时钟；转换装置，其作用是，当输入转换信号指示第一状态时，从上述分频装置输出第一时钟作为输出时钟，而当上述转换信号指示第二状态时，从上述分频装置输出第二时钟作为输出时钟；和转换控制装置，其作用是，产生指示上述第一状态或上述第二状态的上述转换信号，并根据来自上述转换装置的输出时钟的频率，将产生的转换信号输出到上述转换装置。
根据本发明的第二方面，根据第一方面的分频器特征在于：上述分频装置对上述输入时钟进行分频，产生上述第一时钟，并以与产生上述第一时钟的分频比值不同的数值，对上述输入时钟进行分频，产生上述第二时钟。
根据本发明的第三方面，根据上述第一方面的一种分频器，其特征在于进一步包括：第一计数器，其作用是，每当上述输入时钟被计数并溢出时，输出一个指示溢出的信号，作为上述第一时钟；和第一比较装置，其中预先设置第一设定值，其作用是，每当检测出上述第一计数器地计数值符合上述第一设定值时，输出一个指示检测结果的信号，作为上述第二时钟。
根据本发明的第四方面，根据上述第一方面的一种分频器，其特征在于进一步包括：第二计数器，用于对上述输入时钟计数；第二比较器装置，其中预先设置第二设定值，其作用是，每当检测出上述第二计数值符合上述第二设定值时，输出一个指示检测结果的信号，作为上述第一时钟；和第三比较装置，其中预先设置第三设定值，其作用是，每当检测出上述第二计数器的计数值符合上述第三设定值时，输出一个指示检测结果的信号，作为上述第二时钟。
根据本发明的第五方面，根据上述第一方面的分频器，其特征在于：上述转换控制装置进一步包括：第三计数器，用于对上述输出时钟计数；和第四比较装置，其中预先设置第四设定值，其作用是，根据上述第三计数器的计数值是否符合上述第四设定值，产生指示上述第一状态或上述第二状态的上述转换信号。
根据本发明的第六方面，根据上述第一方面的分频器，其特征在于：上述转换控制装置进一步包括：第四计数器，用于对上述输出时钟计数；第五比较装置，其中预先预置第五设定值，其作用是，根据上述第四计数器的计数值是否符合上述第五设定值，产生指示上述第一状态或上述第二状态的上述转换信号；和第六比较装置，其中预先设置第六设定值，其作是，当上述第四计数器的计数值符合上述第五设定值时，使上述第四计数器清零。
本发明的上述和其他目的、优点和特点，通过下面结合附图的描述，将会更加明显。其中：
图1是表示本发明的第一个优选实施例的分频器的结构方块图；
图2是一个波形，表示由图1的分频器产生比较信号的状态；
图3是一个波形图，表示图1的分频器分频时的状态；
图4是表示本发明的第二个优选实施例的分频器的结构方块图；
图5是一个波形，表示由图4的分类频器产生比较信号的状态；
图6是表示本发明的第三个优选实施例的分频器的结构方块图；
图7是一个波形，表示由图6的分类频器产生比较信号的状态；
图8是表示本发明的第四个优选实施例的分频器的结构方块图；
图9是一个波形，表示由图8的分类频器产生比较信号的状态。
下面将参考附图更详细地描述本发明的一些优选实施例。
图1是简略表示本发明的第一个优选实施例的分频器的结构方块图；
图2是一个波形，表示分频器产生比较信号时的状态；图3也是一个波形图，表示分频器分频时的状态。在图1中，细信号线S2,S3表示单个信号线，粗信号线S5,S6则表示一组多个信号线。
分频器可用在发送装置中，用于在数据发送设备(未示)中以特定的发送时钟与起步(start-step)同步的进行。
如图1所示，一个基准时钟S1作为输入时钟被施加到分频器电路1，在那里被分频。基准时钟S1是通过位于发送端的上述设备中的时钟产生器(未示)的振荡而获得的。分频器电路1按预先设定的分频比，对基准时钟S1进行D1(整数)分频，产生分频信号S2，并将分频信号S2送到选择器2的一个输入端子2A。另外，分频器电路1按预先设定的分频比，对基准时钟S1进行D2(整数)分频，产生分频信号S3，并将分频信号S3送到选择器2的另一输入端子2B。
选择器2的功能是根据来自比较器3B的比较信号S7，在输进端子2A的分频信号S2和输出端子2B的分频信号S3之间，执行转换操作。更具体地说，选择器2将比较信号S7用作转换信号。如果比较信号S7是“0”值，那么，选择器2将输进端子2A的分频信号S2输出，作为分频时钟S4。相反，如果比较信号S7为“1”，选择器2就将输进端子2B的分频信号S3输出，作为分频时钟S4。这样产生的分频时钟S4，用作上述发送装置的上述发送时钟。
被连接到比较器3B和选择器2的计数器3A，是一个m-满量程(m-adic)计数器，对从选择器2输出的分频时钟S4进行计数。计数器3A向比较器3B输出计数结果的计数值S5。由于计数器3A是m-满量程计数器，所以它输出的计数值S5是“0”至“m-1”。当对分频时钟S4计数的计数值S5与“m-1”一致时，计数器3A溢出。因此，计数器3A清除计数值S5，从初始值“0”开始对分频时钟S4计数。
与比较器3B连接的比较部3C，向比较器3B输送一个用于分频参考时钟的比较值S6。比较值S6是预先对比较部3C设定的设定值，这个值必须小于最大计数值“m-1”。
比较器3B根据来自比较部3C的比较值S6，产生比较信号S7。更具体地说，如图2所示，比较器3B对计数值S5和比较值S6进行互相比较。如果计数值S5小于比较值S6，比较器3B产生的比较信号S7为“0”，指示第一状态。如果计数值S5超过比较值S6，比较器3B产生的比较信号S7为“1”，指示第二状态。
比较器3B就是这样产生比较信号S7的，并且，通过改变比较部3C的比较值S6，来改变第一和第二状态的间距。
下面，叙述第一实施例的操作。如图3所示，时钟产生器产生基准时钟S1，这个时钟依次输入到分频器电路1。根据基准时钟S1，分频器电路1产生分频信号S2和S3，所产生的这些分频信号S2和S3，分别从它们的端子2A和2B输入到选择器2。现在，计数器2A假定是6-满量程计数器，分频信号S2假定是对基准时钟S1的2(D1)分频而获得，分频信号S3是对基准时钟S1的4(D2)分频而得。分频器电路1通过对基准时钟S1计数并产生脉冲而获得分频信号S2，这里，当计数值是“2”时，一个周期中的基准时钟S1是“1”，并清除计数值。
同样地，分频器电路1通过对基准时钟S1计数并产生脉冲而获得分频信号S3，这里，当计数值是“4”时，一个周期中的基准时钟S1是“1，并清除计数值。
另外，比较器3B将指示第一状态的值为“0”的比较信号S7输进选择器2。根据比较信号S7，选择器2输出分频信号2，作为分频时钟S4。计数器3A对分频时钟S4进行计数，并将计数结果的计数值S5输送到比较器3B。比较器3B对来自计数器3A的计数值S5和比较值S6进行互相比较。如果计数值S5小于比较值S6，那么，比较器3B产生指示上述第一状态的值为“0”的比较信号S7，并将它输送到选择器2。
如图3所示，在时刻t0，计数器3A的计数值被清除，它的输出变为“0”。因为比较信号S7是“0”，选择器2输出分频信号S2，作为时钟信号S4。
在时刻t1，基准时钟S1变为“1”，分频信号S2也变为“1”。在时刻t2，基准时钟变为“1”，分频信号S2变为“0”，在脉冲下降边缘，计数器3A计数升为“1”。
在时刻t3，当基准时钟S1变为“1”，分频信号S2、S3也变为“1”。在时刻t4，基准时钟S1变为“1”，分频信号S2变为“0”，并在分频信号S2的脉冲下降边缘，计数器3A计数升为“2”。
在时刻t5至t7，重复同样的操作。
在时刻t8，计数器3A的计数值S5增加到“4”，超过比较值S6，也就是“3”，比较器3B便产生指示上述第二状态的值为“1”的比较信号S7，并将其输送到选择器2。根据比较信号S7，选择器2输出分频信号S3，作为分频时钟S4。
在时刻t16，分频时钟S4的计数值S5溢出，计数器3A清除计数值S5成为“0”，并从初始状态开始对分频时钟S4计数。因此，计数值S5变成小于比较值S6的“3”，比较器3B产生指示第一状态的值为“0”的比较信号S7。
此后，根据来自比较器3B的比较信号S7，重复地在第一状态输出分频信号S2，在第二状态输出分频信号S3。
因此，在第一状态用分频信号S2，在第二状态用分频信号S3产生分频时钟S4，这个时钟S4通过对基准时钟S1分频而得，分频比(以下称为分频值)可用公式(1)表示：
分频值=CLK1·(COP1/CON1)+CLK2·〔1-(COP1/CON1)〕……(1)
在公式(1)中，“CLK1”是分频信号S2的分频值，“CLK2”是分频信号S3的分频值。
“CON1”是计数器3A的溢出值。当计数器3A是m-1满量程计数器时，“CLK1”变为值“m”。“COP1”是比较值S6。当设定比较值S6为“a”并以“0”为初始值时，“COP1”变为值“a+1”。例如，当“3”被设定为比较值S6时，“COP1”为“4”。
在图3的情况下，由于分频信号S2是通过用2分频基准时钟S1而获得的，“CLK1”的值为2，通过用4分频基准时钟S1获得分频信号S3。由于计数器3A为6-满量程计数器，“CON1”的值为“6”。另外，由于在图3的情况下，对于比较部分3C,“3”被设定为比较值，“COP1”变为数值“4”。在这些值的基础上，图3情况下的分频值用公式(1)可获得，如下：
分频值=2×4/6+4(1-4/6)=16/6
例如，分频信号S2用41分频48MHz基准时钟而得，分频信号S3由42分频同样的基准时钟S1而得，并假定计数器3A是3-满量程计数器，再假定比较值S6为“0”。
分频比=41×1/3+42(1-1/3)=41.66666
当48MHz按分频值被分频时，分频时钟S4的平均频率如下：
平均频率=48/41.66666=1.152000
再有，如前所述，为产生4MHz的频率，可以利用熟知的分频器，对48MHz作12分频而得。因此，可以根据一个基准时钟，而容易地获得两种发送速度。
根据本实施例，分频时钟S4的频率，可以通过设置在比较部3C中的比较值S6来改变，因此，可以用对基准时钟S1分频的方法获得所要求的频率。还有，基准时钟S1的频率可以被改变，可利用商品石英振荡器产生基准时钟S1。因此，可避免数据发送设备费用上升。
进一步说，由于基准时钟S1的频率是可变的，所以也可以利用别的电路所用的时钟，作为基准时钟S1。
这里要注意，分频信号S2,S3所用的分频值可以取任意整数，但是，这两个分频值之间的差以小一些为好。如果分频信号S2,S3的分频值显著不同，当这些信号在选择器2中转换并从那里输出时，分频时钟S4周期的变化即波动的不利性就增加了。分频信号S2,S3的分频值最好是相邻的整数。分频信号S2,S3之间的频率差很希望能减小，因为这样做可以使波动减小。
反过来说，或多或少允许这样的波动，分频信号S2,S3的频率之间允许有一些差异，产生分频信号S2,S3的分频器的级数就可以减少。
计数器3A的最大计数值“m”也希望能小于发送数据的分组长度。所提供的最大计数值“m”若大于分组长度，在选择器2正要转换之前的分频时钟S4与原来存在的时钟之间的误差会增加，以致在接收端可能发生数据的错误调制。因此，最大的计数值“m”最好是分组的一半或更小。
在本第一实施例中，虽然当计数值S5超过比较器3B中的比较值S6时，所述的比较信号S6变成第二状态，如果计数值S5变成比较值S6或更大，比较信号S6就变为第二状态。还有，虽然说过分频信号S2,S3是基准时钟S1在一个周期中是“1”时产生的脉冲，计数值在此时被清除，只要上升边缘被用作时钟，就可产生占空因数50％的脉冲。
更进一步地说，计数器3A的最大计数值“m”和比较值S6可以被固定，或者从CPU改变对它们的设置。
图4是一个示意方块图，表示本发明的第二实施例分频器的结构，图5是说明图4的分频器产生比较信号时的波形图。
在图4中，所示的分频器包括：选择器2，计数器3A和11，比较器3B和12，和比较部3C和13，并且，代替分频电路1，用的是计数器11，比较器12和比较部3C。在图中，与图1中相同的结构部件，标以与图1中相同的标号，并略去对它们的描述。
在图4中，计数器11是n-满量程计数器，用来对基准时钟S1计数，并输出“0”至“n-1”的计数值。计数器11将计数结果的计数值S11输送到比较器12。因为计数器11是n-满量程计数器，所以预先在计数器11中设定一个设计值“n-1”。当基准时钟S1的计数值S11与上述设计值符合时，计数器11输出一个脉冲，并且计数器11在下一个时钟到来时溢出。于是，计数器11清除计数值S11，从初始状态开始对基准时钟S1计数。
计数值S11在图5A中表现为锯齿波，并进一步在图5b中表示和展开。更具体地说，计数值11随着时间的推移以步进方式变化，并且当计数值S11与比较值S12符合时，脉冲P1被产生。一旦下一个基准时钟S1输入时，计数值S11被清除为“0”。
计数器11用从选择器2输出的分频时钟S4的脉冲作清除信号。更具体地说，一旦分频时钟S4的脉冲被输进计数器11的端子CLR，计数器11就被清除，进入初始状态。当上述溢出发生和上述清除发生时，计数器11产生脉冲，并将这些脉冲输进选择器2的端子2A，作为分频信号S13。比较部13输出一个比较值S12，用来产生分频信号S14。比较值是一个设定值，预先被设置在比较部13中。
比较器12根据来自计数器11的计数值S11和来自比较部13的比较值S12，产生比较信号。更具体地说，比较器12对计数值S11和比较值S12进行比较，如果计数值S11小于比较值S12，比较器12产生值为“0”的比较信号。如果计数值S11符合比较值S12，比较器12产生一个比较信号脉冲。比较器12就是这样响应来自比较部13的比较值S12，定时交替转换，从而产生比较信号脉冲。比较器12将由此产生的比较信号输进选择器2的端子2B，作为分频信号S14。
下面将说明本发明第二实施例的操作。当时钟产生器(未示)产生基准时钟S1时，这个基准时钟S1被输进计数器11。如果5A所示，计数器11对基准时钟S1计数，如果溢出OF1发生，就产生后面将要说明的脉冲P1。比较值S12预先设置在比较部13中，比较部13将比较值12输进比较器12。
比较器12对来自计数器11的计数值S11和来自比较部13的比较值S12进行比较。如果计数值S11小于比较值S12，比较器12就产生“0”的比较信号。
此后，计数值S11增加，如果计数值S11与比较值S12符合，比较器12则产生比较信号脉冲。比较器12将比较信号输进选择器2，作为分频信号S14。所产生的脉冲是图5A所示的脉冲P2，下面将要说明。
另一方面，比较器3B将指示上述第一状态的值为“0”的比较信号S7输进选择器2。选择器2根据比较信号S7将来自计数器11的分频信号S13输出，作为分频信号S4。
关于这一点，计数器11对由基准时钟S1的计数上升产生的每个溢出产生脉冲P1。包含脉冲P1的分频信号S13从选择器2输出，作为分频时钟S4。
计数器3A的计数值S5此后被增加，如果计数值S5超过比较值S6，比较器3B则产生指示上述第二状态的值为“1”的比较信号S7，并将其输进选择器2。选择器2根据比较信号S7输出分频信号S14，作为分频时钟S4。
另一方面，比较部13预先设有比较值S12，比较部13将比较值S12输进比较器12。比较器12对来自计数器11的计数值S11和来自比较部13的比较值S12进行比较。如果计数值S11小于比较值S12，比较器则产生值为“0”的比较信号。
此后，计数值S11增加，当计数值S11符合比较值S12时，比较器12产生如图5(a)所示的脉冲P2那样的比较信号，并将所产生的比较信号输进选择器2，作为分频信号S14。比较器12在每一次计数值S11与比较值S12符合时，都产生脉冲P2。包含脉冲P2的分频信号S14从选择器2输出，作为分频时钟S4。同时，计数器12用脉冲P2清除，进入它的初始状态。此后，根据来自比较器3B的比较信号S7，在上述第一状态输出分频信号S13，在上述第二状态输出分频信号S14，由此产生分频时钟S4，这个过程重复进行。
因此，分频时钟S4的频率，通过对基准时钟S1分频可以获得，其分频值由下面的公式(2)表示：
分频值=〔COP1·CON2+COP2·(CON1-COP1)〕/CON1…(2)
在公式(2)中，“CON2”是清除计数器11时的值。当计数器3A是m-满量程计数器时，“CON2”变为值“m”。“COP2”是比较值S12。
根据本第二实施例，基准时钟S1的频率，可以根据设置在比较部3C中的比较值S6，改变为所要求的频率。因为根据设置在比较部13中的比较值S12，可以改变定时，以产生分频信号14的脉冲，所以，甚至根据比较值S12，基准时钟S1也能改变为所要求的频率。
由于增加了参数(可变量)，可以比第一实施例更方便地改变分频值为所希望的值。
图6是一个方块图，简略说明本发明的第三实施例分频器的结构；图7是说明图6的分频器产生比较信号的波形图。
如图6所示，分频器包括：选择器2，计数器3A和11，比较器3B,12和21，比较部3C,13和22。
本实施例与图4的分频器的不同之处在于，在图4的分频器上增加了比较器21和比较部22。用与图6中相同的标号表示图1和图4相同的结构部件。
如图6所示，比较部22将比较值S21输入比较器21，用来产生后面要加以说明的分频信号S22。比较值S21作为设定值被设置在比较部22中。
比较器21根据来自计数器11的计数值S11和来自比较部22的比较值S21，产生比较信号。
更具体地说，比较器21比较计数值S11和比较值S21，如果计数值S11小于比较值S21，比较器21则产生值为“0”的比较信号。如果计数值S11符合比较值S21，比较器21则产生比较信号脉冲。因此，比较器21响应来自比较部22的比较信号21，定时交替转换，产生脉冲。
比较器21将产生的比较信号输进选择器2的端子2A。
下面，参考图6和图7说明本第三实施例的操作。
时钟产生器(未示)产生基准时钟S1，基准时钟S1被输入到计数器11。计数器11对基准时钟进行计数，并将计数值输入到图6所示的比较器12和21。比较器12利用计数值S11，与比较部13一起产生分频信号S14。
预先在比较部22中设置比较值S21，比较部22将比较值S21输送到比较器21。比较器21对来自计数器11的计数值S11和来自比较部22的比较值S21进行比较。如果计数值S11小于比较值S21，比较器21则产生值为“0”的比较信号。
此后，计数器11的计数值S11增加，如果计数值S11符合比较值S21，比较器21则产生比较信号脉冲。比较器21将比较信号输入到选择器2的端子2A，作为分频信号S22。由此产生的脉冲是图7中所示的脉冲P3，后面还要说明。
另一方面，比较器3B将指示上述第一状态的值为“0”的比较信号S7输入到选择器2。
选择器2根据比较信号S7将来自比较器21的分频信号S22输出，作为分频时钟S4。
如前面所述，比较器21对计数值S11和比较值S21进行比较。每一次计数值S11符合比较值S21，比较器21产生如图7中所示的脉冲P3的比较信号。同时，用脉冲P3使计数器11清除。进入初始状态。
此后，如果计数器3A的计数值S5超过比较值S6，即S5＞S6，比较器3B则产生指示上述第二状态的值为“1”的比较信号，并将它输出到选择器2。
利用比较信号S7，选择器2将来自比较器12的分频信号S14输出，作为分频时钟S4。
再往后，在本实施例中，重复地根据来自比较器3B的比较信号S7，以上述第一状态输出分频信号S22，以上述第二状态输出分频信号S14，这样来产生分频时钟S4。
因此，分频时钟S4的频率可通过基准时钟S1的分频而得，其分频值由公式(3)表示。因为参数的数量增加，所以将分频值改变为所希望的值，就比第二实施例更方便了。
分频值=〔COP1·COP3+COP2·(CON1-COP1)〕/CON1…(3)
这里，在公式(3)中，“COP3”是比较值S21。
根据本实施例，基准时钟S1的频率可以通过设置在比较部3C和比较部13中的比较值S6和S12来改变。由于分频信号S22的脉冲的产生时限可以通过设置在比较部22的比较值S21来改变，所以，甚至利用比较值S21，也能将基准时钟S21的频率改变为所希望的频率。
图8是一个方块图，简略表示本发明的第四个实施例分频器的结构，图9是表示分频器产生比较信号的波形图。
如图8所示，分频器包括：选择器2，计数器3A和11，比较器3B,12,21和31，比较部3C,13,22和32。图8中与图1,4，和6中相同的结构部件，标以相同的标号。在本实施例中，比图6中的分频器结构部件增加了比较器31和比较部32。还有，在本实施例中，计数器3A的连接有所改变，从计数器3A输出的计数值S5被输送到比较器31。
比较器32将比较值S31输进比较器31，用以产生下面将要说明的清除信号S33。
比较器31根据来自计数器3A的计数值S5和来自比较部32的比较值S31，产生比较信号。
更具体地说，比较器31对计数值S5和比较值S31进行比较，如果计数值S5小于比较值S31，比较器31则产生值为“0”的比较信号。如果计数值S5符合比较值S31，比较器31则产生比较信号脉冲。因此，比较器31响应比较值S31，改变转换时限，从而产生比较信号脉冲。比较器31将所产生的比较信号送到计数器3A的CLR端子，作为清除信号S33。
下面，将参考图9，说明本实施例的操作。
由时钟产生器(未示)产生的基准时钟S1被输送到计数器11。计数器11对基准时钟S1计数，并将计数值S11输送到比较器12,21，如图9所示。比较器12利用计数器S11，与比较部13一起，产生分频信号S14。再有，比较器21利用计数值S11，与比较部13一起，产生分频信号S22。
另一方面，比较器3B将指示上述第一状态的值为“0”的比较信号S7输送到选择器2。根据比较信号S7，选择器2将来自比较器21的分频信号S22输出，作为分频时钟S4。
由此，计数器3A对分频信号S22进行计数。
此后，计数器3A的计数值S5增加，当计数值S5超过比较值S6时，比较器3B产生指示上述第二状态的值为“1”的比较信号S7，并将它输送到选择器2。根据比较信号S7，选择器2将来自比较器12的分频信号S14输出，作为分频时钟S4。计数器3A因此对所产生的分频时钟S4计数。比较器31对来自比较部32的比较值S31和来自计数器3A的计数值S5进行比较，在计数值S5符合比较值S31之后，比较器31产生清除信号33。
因此，响应比较值S31，上述第二状态的间距可以改变，上述第二状态的脉冲P2的数目也就可以调整。这样，分频时钟S4可以由基准时钟S1分频而得，其分频值用下列公式(4)表示。
分频值=〔COP·COP3+COP2·(COP4-COP1)〕/COP4…(4)
在公式(4)中，“COP4”是比较值S31。
根据本实施例，基准时钟S1的频率，可以通过设置在比较部3C,13和22中的比较值S6,S12和21被改变为所要求的频率。由于分频时钟S4的频率，是通过改变上述第二状态的间距来调整的，而上述第二状态的间距又取决于设置在比较部32中的比较值31，所以，基准时钟S1的频率甚至可以通过比较值S31，改变为所要求的频率。再有，因为参数的数目增加，所以分频值比第三实施例更容易调整到所要求的值。
本发明的第一，第二，第三和第四优选实施例虽已更详细地说明过了，但本发明的具体结构并不局限于这些，在不偏离本发明的要求的情况下，本发明的设计的任何改变都是可以实现的。
例如，基准时钟S1可以由商品石英振荡器做的时钟产生器产生。再有，用在别的电路里的时钟可用作基准时钟S1。
根据上述的本发明，用一个输入时钟，可以产生具有不同频率的第一时钟和第二时钟，然后，第一时钟和第二时钟交替转换，提供一个输出时钟。因此，输入时钟的频率可以变换为所要求的频率。
根据本发明，输入时钟的频率可通过调整各个设定值，变换为所要求的频率。
因此明显可见，本发明不局限上述实施例，而是在不偏离本发明的范围和精神的情况下，可以修改和变化的。
最后，本发明要求在1998年3月19号申请的日本专利申请No.Hi10-070527的优先权。