压控振荡器以及相位与频率锁定回路电路.pdf

本发明涉及压控振荡器以及相位与频率锁定回路电路。一种压控振荡器，包含第一差分延迟单元与第二差分延迟单元。第一差分延迟单元包含第一控制电压输入端。第二差分延迟单元，在回路中耦接第一差分延迟单元，第二差分延迟单元包含第二控制电压输入端，第二控制电压输入端与第一控制电压输入端断开。其中第一控制电压输入端接收第一电压信号，并且第二控制电压输入端接收第二电压信号，第二电压信号不同于第一电压信号。上述压控振荡器以及相位与频率锁定回路电路能提供较高的中心频率与较小的增益。

1.  一种压控振荡器，包含：
第一差分延迟单元，包含第一控制电压输入端；以及
第二差分延迟单元，在回路中耦接该第一差分延迟单元，该第二差分延迟单元包含第二控制电压输入端，该第二控制电压输入端与该第一控制电压输入端断开，
其中该第一控制电压输入端接收第一电压信号，并且该第二控制电压输入端接收第二电压信号，该第二电压信号不同于该第一电压信号。

2.  如权利要求1所述的压控振荡器，其特征在于，该第一电压信号与该第二电压信号中的每一者都处于可调水平。

3.  如权利要求2所述的压控振荡器，其特征在于，该压控振荡器更包含至少一耦接于该第一差分延迟单元与该第二差分延迟单元之间的差分延迟单元，该差分延迟单元包含第三控制电压输入端，该第三控制电压输入端接收具有固定水平的第三电压信号。

4.  如权利要求2所述的压控振荡器，其特征在于，该压控振荡器更包含至少一耦接于该第一差分延迟单元与该第二差分延迟单元之间的差分延迟单元，其中该差分延迟单元的延迟时间是固定的。

5.  如权利要求1所述的压控振荡器，其特征在于，该第一电压信号处于可调水平，并且该第二电压信号处于固定水平。

6.  一种压控振荡器，包含：
第一差分延迟单元，包含第一控制电压输入端；以及
第二差分延迟单元，在回路中耦接该第一差分延迟单元，该第二差分延迟单元包含第二控制电压输入端，该第二控制电压输入端与该第一控制电压输入端断开，
其中该第一控制电压输入端接收具有可调水平的第一电压信号，并且该第二控制电压输入端接收具有固定水平的第二电压信号。

7.  一种压控振荡器，包含：
第一差分延迟单元，包含控制电压输入端；以及
第二差分延迟单元，在回路中耦接该第一差分延迟单元，
其中该控制电压输入端接收具有可调水平的电压信号，并且该第二差分延迟单元的延迟时间是固定的。

8.  一种相位与频率锁定回路电路，包含：
压控振荡器，由第一电压信号与第二电压信号控制，该压控振荡器用于根据该第一电压信号与第二电压信号，在输出端产生输出时钟；
锁频电路，用于接收参考时钟与该输出时钟，并且根据该参考时钟与该输出时钟调整该第一电压信号；以及
锁相电路，用于接收数据输入信号与该输出时钟，并且根据该数据输入信号与该输出时钟调整该第二电压信号。

9.  如权利要求8所述的相位与频率锁定回路电路，其特征在于，该锁频电路包含：
分频器，用于对该输出时钟进行分频，
频率检测器，用于接收该参考时钟与该分频后的输出时钟，并且根据该参考时钟与该分频后的输出时钟之间的差来产生第一指示信号；以及
第一电荷泵，用于接收该第一指示信号，并且根据该第一指示信号来调整该第一电压信号的水平。

10.  如权利要求9所述的相位与频率锁定回路电路，其特征在于，该锁频电路更包含耦接于该第一电荷泵的电容，并且该电容储存该第一电压信号的调整后的水平。

11.  如权利要求8所述的相位与频率锁定回路电路，其特征在于，该锁相回路包含：
相位检测器，用于接收该数据输入信号与该输出时钟，并且根据该数据输入信号与该输出时钟之间的差来产生第二指示信号；以及
第二电荷泵，耦接该相位检测器，用于接收该第二指示信号，并且根据该第二指示信号来调整该第二电压信号的水平。

12.  如权利要求8所述的相位与频率锁定回路电路，其特征在于，该压控振荡器包含：
n个差分延迟单元，串接在回路中，以在该输出端产生该输出时钟，其中n为整数，并且n≥2，
其中该第n个差分延迟单元为至该输出端的最后一级，并且该第n个差分延迟单元包含第一控制电压输入端，该第一控制电压输入端用于接收该第一电压信号；
其中该第1个差分延迟单元为该输出端的下一级，并且该第1个差分延迟单元包含第二控制电压输入端，该第二控制电压输入端用于接收该第二电压信号。

13.  如权利要求12所述的相位与频率锁定回路电路，其特征在于，当该n≥3时，该第2个差分延迟单元至该第(n-1)个差分延迟单元皆包含第三控制电压输入端，该第三控制电压输入端用于接收具有固定水平的第三电压信号。

14.  如权利要求12所述的相位与频率锁定回路电路，其特征在于，当该n≥3时，该第2个差分延迟单元至该第(n-1)个差分延迟单元的延迟时间是固定的。

15.  一种相位与频率锁定回路电路，包含相位与频率检测器、电荷泵、压控振荡器以及分频器：
该相位与频率检测器，用于接收参考时钟以及反馈时钟，并且根据该参考时钟与该反馈时钟之间的差来产生指示信号；
该电荷泵，用于接收该指示信号，产生第一电压信号，并且根据该指示信号调整该第一电压信号的水平；
该压控振荡器，由该第一电压信号控制，并且在输出端产生输出时钟，其中该压控振荡器包含第一差分延迟单元与第二差分延迟单元：
该第一差分延迟单元，包含第一控制电压输入端，该第一控制电压输入端用于接收该第一电压信号，其中该第一差分延迟单元的延迟时间由该第一电压信号的该调整后的水平决定；以及
该第二差分延迟单元，在回路中耦接该第一差分延迟单元，其中该第二差分延迟单元的延迟时间是固定的；以及
该分频器，用于对该输出时钟进行分频，以用作该相位与频率检测器的该反馈时钟。

16.  如权利要求15所述的相位与频率锁定回路电路，其特征在于，更包含：
电阻，包含第一端与第二端，该第一端耦接于该电荷泵与该压控振荡器之间；以及
电容，耦接于该电阻的该第二端与接地之间。

17.  如权利要求15所述的相位与频率锁定回路电路，其特征在于，该第二差分延迟单元包含第二控制电压输入端，该第二控制电压输入端用于接收具有固定水平的第二电压信号。

压控振荡器以及相位与频率锁定回路电路
技术领域
本发明是有关于一种压控振荡器，特别是有关于压控振荡器以及应用压控振荡器的相位与频率锁定回路电路。
背景技术
现有技术的电压控制环形振荡器(voltage control ring oscillator)通过串接在一个环形回路中的n级延迟单元(n-stage delay cell)形成，其中n代表延迟单元的数量，并且n为整数。相同的可调控制电压通过延迟单元的控制电压输入端，来控制所有的延迟单元，并且由此取得电压控制环形振荡器的振荡频率。图1为现有技术的电压控制环形振荡器的电压与频率转换曲线(voltage-to-frequencytransfer curve)的示意图。图1中，F代表频率，VC代表电压。可以计算电压与频率转换曲线的斜率来作为电压控制环形振荡器的增益，如等式E1所示：
Kvco＝dF/dVC  (E1)
其中，Kvco代表电压控制环形振荡器的增益，dVC代表控制电压差，并且dF代表对应控制电压差的频率差。
当电压控制环形振荡器被应用于锁相回路(phase locked loop)电路时，较小的增益(Kvco)有利于减弱相位抖动。因此，锁相回路电路需要具有较小增益(Kvco)的电压控制环形振荡器。
随着来自高速电子装置的需求的增加，现有技术通过减少延迟单元级的数量(由N表示)、降低电压控制环形振荡器的节点电容(由Cp表示)或者增加每一延迟单元的电流(由Iss表示)来增加电压控制环形振荡器的中心频率(由Fc表示)。图2为不同状况下4级电压控制环形振荡器的转换曲线的示意图。请参阅图2，如箭头l0所示，从曲线A到曲线B再到曲线C，当N降低时，Cp降低并且Iss增加。然而，消耗电流增加，增益(Kvco)也增加，这是不期望出现的。如图2所示，具有最低中心频率Fc_L的曲线A包含最小的增益(Kvco)，具有最高中心频率Fc_H的曲线C包含最大的增益(Kvco)，并且具有中间中心频率Fc_M的曲线B包含中间增益(Kvco)。
由此，对于高速电子装置，需要具有较高中心频率与较小增益(Kvco)的电压控制环形振荡器。
发明内容
为解决上述现有技术无法提供较高的中心频率与较小的增益的问题，有必要提供多种压控振荡器以及相位与频率锁定回路电路，能够提供较高的中心频率与较小的增益。
根据本发明一实施方式，提供一种压控振荡器，包含第一差分延迟单元与第二差分延迟单元。第一差分延迟单元，包含第一控制电压输入端。第二差分延迟单元，在回路中耦接第一差分延迟单元，第二差分延迟单元包含第二控制电压输入端，第二控制电压输入端与第一控制电压输入端断开。其中第一控制电压输入端接收第一电压信号，并且第二控制电压输入端接收第二电压信号，第二电压信号不同于第一电压信号。
根据本发明另一实施方式，提供一种压控振荡器，包含第一差分延迟单元与第二差分延迟单元。第一差分延迟单元包含第一控制电压输入端。第二差分延迟单元在回路中耦接第一差分延迟单元，第二差分延迟单元包含第二控制电压输入端，第二控制电压输入端与第一控制电压输入端断开。其中第一控制电压输入端接收具有可调水平的第一电压信号，并且第二控制电压输入端接收具有固定水平的第二电压信号。
根据本发明又一实施方式，提供一种压控振荡器，包含第一差分延迟单元与第二差分延迟单元。第一差分延迟单元包含控制电压输入端。第二差分延迟单元在回路中耦接第一差分延迟单元。其中控制电压输入端接收具有可调水平的电压信号，并且第二差分延迟单元的延迟时间是固定的。
根据本发明又一实施方式，提供一种相位与频率锁定回路电路，包含压控振荡器、锁频电路与锁相电路。压控振荡器由第一电压信号与第二电压信号控制，压控振荡器用于根据第一电压信号与第二电压信号，在输出端产生输出时钟。锁频电路，用于接收参考时钟与输出时钟，并且根据参考时钟与输出时钟调整第一电压信号。锁相电路，用于接收数据输入信号与输出时钟，并且根据数据输入信号与输出时钟调整第二电压信号。
根据本发明又一实施方式，提供一种相位与频率锁定回路电路，包含相位与频率检测器、电荷泵、压控振荡器以及分频器。相位与频率检测器用于接收参考时钟以及反馈时钟，并且根据参考时钟与反馈时钟之间的差来产生指示信号。电荷泵，用于接收指示信号，产生第一电压信号并且根据指示信号调整第一电压信号的水平。压控振荡器由第一电压信号控制，并且在输出端产生输出时钟，其中压控振荡器包含第一差分延迟单元与第二差分延迟单元。第一差分延迟单元包含第一控制电压输入端，第一控制电压输入端用于接收第一电压信号，其中第一差分延迟单元的延迟时间由第一电压信号的调整后的水平决定。第二差分延迟单元，在回路中耦接第一差分延迟单元，其中第二差分延迟单元的延迟时间是固定的。分频器用于对输出时钟进行分频，以用作相位与频率检测器的反馈时钟。
上述多种压控振荡器以及相位与频率锁定回路电路，通过接收第一电压信号的第一差分延迟单元以及在回路中耦接第一差分延迟单元的第二差分延迟单元来控制压控振荡器，来提供较高的中心频率与较小的增益。
附图说明
图1为现有技术的电压控制环形振荡器的电压与频率转换曲线的示意图。
图2为不同状况下4级电压控制环形振荡器的转换曲线的示意图。
图3为压控振荡器的一实施方式示意图。
图4为压控振荡器的另一实施方式示意图。
图5为压控振荡器的又一实施方式示意图。
图6为图5与图7中压控振荡器的电压与频率转换曲线的示意图。
图7为压控振荡器的又一实施方式示意图。
图8为相位与频率锁定回路电路的一实施方式示意图。
图9为图8所示相位与频率锁定回路电路中的压控振荡器的一实施方式示意图。
图10为相位与频率锁定回路电路的另一实施方式示意图。
图11为相位与频率锁定回路电路的又一实施方式示意图。
具体实施方式
为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举出较佳实施方式，并配合所附图式，作详细说明如下：
本发明提供多种压控振荡器。图3为压控振荡器的一实施方式示意图。压控振荡器包含n个差分延迟单元，其中n代表差分延迟单元的数量，并且n为整数。也就是说，压控振荡器为n级压控振荡器，其中n≥2。图3所示的实施方式中，以压控振荡器3为例，本实施方式中，压控振荡器3为2级压控振荡器。2级压控振荡器3包含差分延迟单元31与32。差分延迟单元31与32串接在一个回路中。图3中，以差分延迟单元31与32的一个环路连结为例。请参阅图3，差分延迟单元31的正输出端(OUT+)与负输出端(OUT-)分别耦接于差分延迟单元32的正输入端(IN+)与负输入端(IN-)。差分延迟单元32的正输出端(OUT+)与负输出端(OUT-)分别耦接于差分延迟单元31的负输入端(IN-)与正输入端(IN+)。差分延迟单元31包含控制电压输入端VIN1，并且差分延迟单元32包含控制电压输入端VIN2。控制电压输入端VIN1与VIN2是断开的。差分延迟单元31通过电压信号VC1控制。电压信号VC1通过控制电压输入端VIN1被接收。差分延迟单元32通过电压信号VC2控制。电压信号VC2通过控制电压输入端VIN2被接收。电压信号VC1不同于电压信号VC2，也就是说，控制电压输入端VIN1与VIN2是分开的，且电压输入端VIN1与VIN2分别接收不同的电压信号。
在一些实施方式中，电压信号VC1与VC2皆包含可调水平(adjustable level)，因此差分延迟单元31与32的延迟时间是可调的。
在另一些实施方式中，电压信号VC1处于可调水平，并且电压信号VC2处于固定水平，所以差分延迟单元31的延迟时间是可调的，而差分延迟单元32的延迟时间是固定的。
图3所示的实施方式中，当差分延迟单元32的延迟时间固定时，差分延迟单元32通过控制电压输入端VIN2，接收具有固定水平的电压信号VC2。在一些实施方式中，差分延迟单元32不包含用于接收具有固定水平的电压信号的控制电压输入端，因此差分延迟单元32不受电压信号控制，并且差分延迟单元32的延迟时间是固定的。图4为压控振荡器的另一实施方式示意图。如图4所示，压控振荡器4包含不同类型的差分延迟单元41与42。差分延迟单元41与42串接在一个回路中。差分延迟单元41包含控制电压输入端VIN1，而差分延迟单元42不包含控制电压输入端。控制电压输入端VIN1接收具有可调水平的电压信号。也就是说，差分延迟单元42不受任何电压信号控制，并且差分延迟单元42的延迟时间是固定的。
图3所示的压控振荡器3可包含三个或者更多的差分延迟单元。举例而言，差分延迟单元31与32之间能够再耦接至少一个差分延迟单元，这些差分延迟单元包含第三控制电压输入端。第三控制电压输入端用来接收具有固定水平的电压信号，并且这些差分延迟单元的延迟时间是固定的。一些实施方式中，上述耦接于差分延迟单元31与32之间的差分延迟单元不包含控制电压输入端，并且这些差分延迟单元的延迟时间是固定的。以下叙述中，以具有四个差分延迟单元(n＝4)的压控振荡器为例。图5为压控振荡器的另一实施方式示意图。请参阅图5，压控振荡器5包含四个差分延迟单元51、52、53与54。也就是说，压控振荡器5为4级压控振荡器。差分延迟单元51-54串接在一个回路中。差分延迟单元51-54的每一者皆包含控制电压输入端。差分延迟单元51的控制电压输入端VIN1与差分延迟单元52、53、54的控制电压输入端VIN2、VIN3、VIN4是断开的。控制电压输入端VIN1接收具有可调水平的电压信号VC1。控制电压输入端VIN2-VIN4的每一者皆接收具有固定水平的电压信号VC2。因此，差分延迟单元51的延迟时间是可调的，并且差分延迟单元52-54的延迟时间是固定的。
根据图5所示的实施方式，4级压控振荡器5中，仅一个差分延迟单元51(m＝1，m表示具有可调水平的电压控制的差分延迟单元个数)被具有可调水平的电压信号所控制。对于4级压控振荡器5来说，可调延迟时间与总延迟时间(例如可调延迟时间与固定延迟时间的和)的比值变小。因此，可调频率的范围变小，所以压控振荡器5的增益(Kvco)降低，并且压控振荡器5的中心频率没有改变。图6为图5与图7中压控振荡器的电压与频率转换曲线的示意图。图6中，曲线A、曲线B与曲线C皆为图2中所示的曲线。曲线C-1为图5中压控振荡器5的电压与频率转换曲线。在图5所示的实施方式中，因为n＝4并且m＝1，相比于转换曲线C的增益(Kvco)，压控振荡器5的增益(Kvco)降低至转换曲线C的增益(Kvco)的四分之一，如图6中的曲线C-1所示。
在一些实施方式中，图3所示的压控振荡器3可包含两个延迟时间可调的差分延迟单元以及至少一延迟时间固定的差分延迟单元。以下叙述中，以包含四个差分延迟单元(n＝4)，并且其中两个差分延迟单元的延迟时间固定的压控振荡器为例。图7为压控振荡器的另一实施方式示意图。请参阅图7，压控振荡器7包含四个差分延迟单元71、72、73与74，也就是说，压控振荡器为4级压控振荡器。差分延迟单元71-74串接在一个回路中。图7所示的实施方式中，差分延迟单元71-74的每一者皆包含控制电压输入端。差分延迟单元71与73的控制电压输入端VIN1与VIN3接收具有可调水平的电压信号VC1。差分延迟单元72与74的控制电压输入端VIN2与VIN4接收具有固定水平的电压信号VC2。由此，差分延迟单元71与73的延迟时间是可调的，并且差分延迟单元72与74的延迟时间固定的。
图6中，曲线C-2为图7中压控振荡器7的电压与频率转换曲线。根据图7所示的实施方式，4级压控振荡器7中，两个差分延迟单元71与73(m＝2)由具有可调水平的电压信号所控制。因为n＝4并且m＝2，相比于转换曲线C的增益(Kvco)，压控振荡器7的增益(Kvco)降低至转换曲线C的增益(Kvco)的一半(2/4＝1/2)，如图6中的转换曲线C-2所示。
一些实施方式中，压控振荡器7能够提供来自差分延迟单元71与73的输出端的平衡同相/正交(以下简称为I/Q)相位。根据图7所示的实施方式，n级压控振荡器中(n＞2，并且n为偶数)，当具有可调延迟时间的差分延迟单元与具有固定延迟时间的差分延迟单元交替耦接时，n级压控振荡器能够提供平衡I/Q相位。
一些实施方式中，差分延迟单元72与74可不包含用以接收具有固定水平的电压信号的控制电压输入端，所以差分延迟单元72与74不受电压信号控制，并且差分延迟单元72与74的延迟时间也是固定的。
上述包含两个可调延迟时间的差分延迟单元的压控振荡器能够应用于相位与频率锁定回路电路(phase-frequency locked loop circuit)。图8为相位与频率锁定回路电路的一实施方式示意图。请参阅图8，相位与频率锁定回路电路8包含压控振荡器81、锁频电路(frequency locked circuit)82以及锁相电路(phase lockedcircuit)83。压控振荡器81受电压信号VC1与VC2控制。压控振荡器81根据电压信号VC1与VC2，在输出端P_OUT产生输出时钟CK_OUT。锁频电路82接收参考时钟CK_REF与输出时钟CK_OUT，并且根据参考时钟CK_REF与输出时钟CK_OUT调整电压信号VC1。锁相电路83接收数据输入信号D_IN与输出时钟CK_OUT，并且根据数据输入信号D_IN与输出时钟CK_OUT调整电压信号VC2。
图9为图8所示相位与频率锁定回路电路8中的压控振荡器81的一实施方式示意图。压控振荡器81包含n个差分延迟单元。请参阅图9。压控振荡器81包含四个差分延迟单元91、92、93与94，也就是说，压控振荡器81为4级压控振荡器。差分延迟单元91-94串接在一个回路中。差分延迟单元91-94的每一者皆包含控制电压输入端。差分延迟单元91的控制电压输入端VIN1接收具有可调水平的电压信号VC1。差分延迟单元94的控制电压输入端VIN4接收具有可调水平的电压信号VC2。差分延迟单元92与93的控制电压输入端VIN2与VIN3接收具有固定水平的电压信号VC3。由此，差分延迟单元91与94的延迟时间是可调的，并且差分延迟单元92与93的延迟时间是固定的。
压控振荡器81中，差分延迟单元94的输出端对应于输出端P_OUT，并且差分延迟单元91的输入端对应于输出端P_OUT。也就是说，差分延迟单元94为至输出端P_OUT的最后一级，而差分延迟单元91为输出端P_OUT的下一级。
请参阅图8。锁频电路82包含分频器821、频率检测器822、电荷泵823与电容824。分频器821对输出时钟CK_OUT进行分频。频率检测器822接收参考时钟CK_REF与分频后的输出时钟CK_OUT，并且根据参考时钟CK_REF与分频后的输出时钟CK_OUT之间的差产生指示信号SC1。电荷泵823接收指示信号SC1，并且根据指示信号SC1调整差分延迟单元91的电压信号VC1的水平。电容824耦接于电荷泵823，并且储存电压信号VC1的调整后的水平。
请参阅图8。锁相电路83包含相位检测器831与电荷泵832。相位检测器831接收数据输入信号D_IN与输出时钟CK_OUT，并且根据数据输入信号D_IN与输出时钟CK_OUT之间的差产生指示信号SC2。电荷泵832接收指示信号SC2，并且根据指示信号SC2调整差分延迟单元94的电压信号VC2的水平。
如上所述，因为频率回路需要对应较慢响应的较长的路径，输出端P_OUT的下一级差分延迟单元91的电压信号VC1被调整用于锁频。更进一步的说，因为相位回路需要对应较快响应的较短的路径，至输出端P_OUT的最后一级差分延迟单元94的电压信号VC2被调整用于锁相。
上述包含一个延迟时间可调的差分延迟单元与另一延迟时间固定的差分延迟单元的压控振荡器，能够应用于如图10与图11所示的相位频率锁定回路电路。图10为相位与频率锁定回路电路的另一实施方式示意图。请参阅图10。具有两个回路的相位与频率锁定回路电路10包含压控振荡器11、锁频电路12与锁相电路13。锁频电路12包含分频器121、频率检测器122、电荷泵123与电容124。锁频电路12与图8中锁频电路82所执行的操作相似。锁频电路12产生电压信号。锁相电路13包含相位检测器131与电荷泵132。锁相电路13与图8中锁相电路83所执行的操作相似。锁相电路13产生电压信号VC1。锁频电路12所产生的电压信号通过电阻14耦接于电压信号VC1，并且电压信号VC1被提供来控制压控振荡器11。
一些实施方式中，压控振荡器11可如图3所示，包含差分延迟单元31与32，其中差分延迟单元32的输出端对应压控振荡器11的输出端P_OUT。电压信号VC1用于通过控制电压输入端VIN1来控制差分延迟单元31。电压信号VC1具有可调水平，所以差分延迟单元31的延迟时间是可调的。差分延迟单元32通过控制电压输入端VIN2来接收具有固定水平的电压信号VC2，并且差分延迟单元32的延迟时间是固定的。
另一些实施方式中，压控振荡器11可如图4所示，包含差分延迟单元41与42，其中差分延迟单元42的输出端对应压控振荡器11的输出端P_OUT。电压信号VC1用于控制差分延迟单元41。电压信号VC1具有可调水平，所以差分延迟单元41的延迟时间是可调的。差分延迟单元42不包含用于接收电压信号的控制电压输入端，并且差分延迟单元42的延迟时间是固定的。
图11为相位与频率锁定回路电路的又一实施方式示意图。请参阅图11，具有单回路的相位与频率锁定回路电路110包含压控振荡器111、相位与频率检测器112、电荷泵113与分频器114。相位与频率检测器112接收参考时钟CK_REF与反馈时钟CK_FB，并且根据参考时钟CK_REF与反馈时钟CK_FB之间的差来产生指示信号SC。电荷泵113接收指示信号SC，并且产生电压信号VC1。电荷泵113根据指示信号SC来调整电压信号VC1的水平。压控振荡器111由电压信号VC1控制，并且在输出端P_OUT产生输出时钟CK_OUT。分频器114对输出时钟CK_OUT进行分频，以作为用于相位与频率检测器112的反馈时钟CK_FB。相位与频率锁定回路电路110可更包含电阻115与电容116。电阻115的一端耦接于电荷泵113与压控振荡器111之间。电容耦接于电阻115的另一端与接地之间。电阻115与电容116组成低通滤波器。
一些实施方式中，压控振荡器111可如图3所示，包含差分延迟单元31与32，其中差分延迟单元32的输出端对应输出端P_OUT。电压信号VC1用于通过控制电压输入端VIN1来控制差分延迟单元31。电压信号VC1具有可调水平，所以差分延迟单元31的延迟时间是可调的。差分延迟单元32通过控制电压输入端VIN2来接收具有固定水平的电压信号VC2，并且差分延迟单元32的延迟时间是固定的。
另一些实施方式中，压控振荡器111可如图4所示，包含差分延迟单元41与42，其中差分延迟单元42的输出端对应输出端P_OUT。电压信号VC1用于控制差分延迟单元41。电压信号VC1具有可调水平，所以差分延迟单元41的延迟时间是可调的。差分延迟单元42不包含用于接收电压信号的控制电压输入端，并且差分延迟单元42的延迟时间是固定的。
根据一些实施方式，压控振荡器提供高的中心频率与小的增益(Kvco)。更进一步地说，压控振荡器能够应用于相位与频率锁定回路电路。锁频电路与锁相电路分别通过两个具有可调延迟时间的差分延迟单元，来运行。
上述实施方式中，以n级压控振荡器中的n个差分延迟单元之间的连结为例。根据不同的应用，n级压控振荡器中的n个差分延迟单元能够通过其它类型的连结串接在一个回路中。
以上所述仅为本发明的较佳实施方式，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。