扩频时钟信号发生器 【技术领域】
本发明涉及一种扩频时钟信号发生器(spread spectrum clocksignal generator，SSCG)，其使得时钟信号扩频，以降低电子系统的电磁干扰(Electronic Magnetic Interference，EMI)。
背景技术
在电子系统中，当遇到EMI问题时，可扩频时钟信号，以降低EMI。当输入时钟信号的频率会随时间而改变时，便可对此时钟信号进行扩频。
目前，大部分的扩频是利用锁相环路(PLL，Phase Locked Loop)来实现的。图1示出了已知的PLL的方块图。如图1所示，PLL 100包括：相位频率检测器(PFD，Phase Frequency Detector)110、电荷泵(CP，Charge Pump)120、滤波器130、压控振荡器(VCO，VoltageControlled Oscillator)140与分频器(frequency divider)150。
相位频率检测器110会比较输入时钟信号IN与分频器150的输出信号，以产生控制信号UP或DN。电荷泵120根据此控制信号UP或DN而控制电压V的升降。V的波形也在图1中示出。滤波器130将电压V的噪声过滤。VCO 140根据电压V而产生输出时钟信号OUT。
然而，PLL的缺点在于，其电路复杂度高且电路成本高。因此，希望能有一种扩频时钟信号发生器，其能有效地使得时钟信号扩频，以降低EMI问题，而且其电路复杂度不高且电路成本低。
【发明内容】
本发明涉及一种扩频时钟信号发生器，其使得输入时钟信号扩频，扩频后的时钟信号可作为电子系统的时钟信号源，以降低电子系统的EMI问题。
本发明涉及一种扩频时钟信号发生器，其在扩频过程中，可有效避免突波(glitch)与信号不连续的问题，以提高系统性能。
本发明涉及一种扩频时钟信号发生器，其在扩频前不需将输入时钟信号分频，所以适用于高频的输入时钟信号。
本发明涉及一种扩频时钟信号发生器，通过改变调制方式，可组合出多种输出时钟信号，所以具有高弹性。
本发明的一个实施例提出了一种扩频时钟信号发生器，用于将输入时钟信号扩频成输出时钟信号。该扩频时钟信号发生器包括：时钟信号延迟链，使得输入时钟信号延迟以产生延迟时钟信号群，延迟时钟信号群中具有多个延迟时钟信号；调制控制器，输出计数器时钟信号控制信号；时钟信号选择电路，耦连至时钟信号延迟链，从延迟时钟信号群选择出调制时钟信号群，调制时钟信号群具有多个调制时钟信号；可编程计数器，用以根据计数器时钟信号而产生计数值；以及时钟信号输出单元，耦连至调制控制器、可编程计数器与时钟信号选择电路，时钟信号输出单元根据计数值而将所述多个调制时钟信号组合成输出时钟信号，时钟信号输出单元根据计数器时钟信号控制信号而产生计数器时钟信号至可编程计数器。
根据本本发明的扩频时钟信号发生器，其中在一种实施方式中，如果可编程计数器根据计数器时钟信号的上升边缘来产生计数值，当该可编程计数器更新计数值时，输出时钟信号的高位准周期产生变化。
根据本发明的扩频时钟信号发生器，其中在一种实施方式中，如果可编程计数器根据计数器时钟信号的下降边缘来产生计数值，当该可编程计数器更新计数值时，输出时钟信号的低位准周期产生变化。
根据本发明的扩频时钟信号发生器，其中在一种实施方式中，当该可编程计数器更新计数值时，调制时钟信号群中与该计数值相关的至少两个调制时钟信号为高位准。
根据本发明的扩频时钟信号发生器，其中在一种实施方式中，当该可编程计数器更新计数值时，调制时钟信号群中与该计数值相关的至少两个调制时钟信号为低位准。
根据本发明的扩频时钟信号发生器，其中在一种实施方式中，时钟信号延迟链包括多个串接的延迟单元，各个延迟单元输出多个延迟时钟信号中的一个。
根据本发明的扩频时钟信号发生器，其中在一种实施方式中，当可编程计数器以递增方式产生计数值时，时钟信号输出单元使得该输出时钟信号延迟一段延迟时间以产生计数器时钟信号。
根据本发明的扩频时钟信号发生器，其中在一种实施方式中，延迟时间与多个调制时钟信号的相邻两个调制时钟信号之间的最大相位差相关。
根据本发明的扩频时钟信号发生器，其中在一种实施方式中，当可编程计数器以递减方式产生计数值时，时钟信号输出单元将输出时钟信号作为计数器时钟信号。
根据本发明的扩频时钟信号发生器，其中在一种实施方式中，当可编程计数器以递增方式产生计数值时，时钟信号输出单元进一步接收该计数值并根据当前的计数值而选择对应于当前的计数值的多个调制时钟信号的至少一个作为计数器时钟信号。
根据本发明的扩频时钟信号发生器，在一种实施方式中，该计数值的格式为格雷码(gray code)。
根据本发明的扩频时钟信号发生器，在一种实施方式中，多个调制时钟信号的数目小于多个延迟时钟信号的数目。
根据本发明的扩频时钟信号发生器，在一种实施方式中，计数值为多个候选值之一，各所述多个候选值对应于多个调制时钟信号的至少一个，时钟信号输出单元将对应于当前的计数值的调制时钟信号作为输出时钟信号。
根据本发明的扩频时钟信号发生器，在一种实施方式中，计数值依次增加或减少，各所述多个调制时钟信号对应于多个候选值之一。
根据本发明的扩频时钟信号发生器，在一种实施方式中，时钟信号选择电路接收该计数值并根据该计数值而从延迟时钟信号群选择出调制时钟信号群。
根据本发明的扩频时钟信号发生器，在一种实施方式中，调制控制器产生调制图形信号，该时钟信号选择电路接收调制图形信号并根据调制图形信号而从延迟时钟信号群选择出调制时钟信号群。
为使本发明的上述内容能更明显易懂，下文特别列举实施例，并结合附图，作详细说明如下：
【附图说明】
图1示出了已知的锁相环路(PLL)的方块图。
图2示出了根据本发明第一实施例的扩频时钟信号发生器的电路方块图。
图3示出了调制时钟信号间的相位差。
图4A示出了计数值变化的时序图。
图4B示出了如何根据计数值来组合出输出时钟信号。
图5示出了输出时钟信号的周期与相位移。
图6示出了输出时钟信号的频率。
图7示出了当调制波形为指数型波形时的输出时钟信号的周期与相位移。
图8示出了当调制波形为指数型波形时的输出时钟信号的频率。
图9示出了根据本发明第二实施例的扩频时钟信号发生器的电路方块图。
【具体实施方式】
在本发明实施例中，利用时钟信号延迟链(clock signal delaychain)来产生彼此相位不同地多个延迟时钟信号。从这些延迟时钟信号中选择出多个，以组合成输出时钟信号。所得到的输出时钟信号可作为电子系统的时钟信号源，以降低电子系统的EMI问题。
第一实施例
图2示出了根据本发明第一实施例的扩频时钟信号发生器的电路方块图。如图2所示，扩频时钟信号发生器200包括：时钟信号延迟链210、调制控制器(modulation controller)220、时钟信号选择电路230、可编程计数器(programmable counter)240与时钟信号输出单元250。扩频时钟信号发生器200将输入时钟信号IN扩频成输出时钟信号OUT。
时钟信号延迟链210使得输入时钟信号IN延迟以产生多个延迟时钟信号CK0～CKn-1。时钟信号延迟链210包括多个串接的延迟单元(D)211_1～211_n-1，n为正整数。各延迟单元输出一个延迟时钟信号。例如，延迟单元211_3延迟延迟时钟信号CK2以产生延迟时钟信号CK3。延迟时钟信号CK0则是输入时钟信号IN。延迟单元例如为逻辑闸，RC电路或MOS电路。延迟单元可为模拟电路或数字电路。
调制控制器220会输出计数器时钟信号控制信号CNT_CLK_CTL至时钟信号输出单元250，以控制时钟信号输出单元250所产生的计数器时钟信号CNT_CLK。调制控制器220输出调制图形信号(modulation pattern signal)MPS至时钟信号选择电路230。
时钟信号选择电路230根据调制图形信号MPS从延迟时钟信号CK0～CKn-1中选择多个，以作为调制时钟信号MCK0～MCKm-1，m为正整数，且m≤n。
调制时钟信号MCK0～MCKm-1在频域(frequency domain)下的波形为调制波形(modulation waveform)，其例如可为正弦波形、三角波形、Hershey kiss波形、指数型(exponential)波形、方波等。
可编程计数器240根据计数器时钟信号CNT_CLK而产生计数值CV。计数值CV可以有多种变化模式，例如，(1)上下循环(up downrecycle)模式，计数值CV的变化为：0→1→...m-2→m-1→m-2...1→0→1...；(2)上前循环(up forward recycle)模式，计数值CV的变化为：0→1→...m-2→m-1→0→1...m-2→m-1→0...；(3)下后循环(downbackward recycle)模式，计数值CV的变化为：m-1→m-2→...1→0→m-1→m-2→...1→0。此外，计数值CV的格式可为格雷码，以有效避免突波。计数值CV有k个位元，k为正整数且2k≥m。
如果可编程计数器240根据计数器时钟信号CNT_CLK的上升边缘来产生计数值CV，当更新计数值CV时，输出时钟信号OUT的高位准周期产生变化。反之，如果可编程计数器240根据计数器时钟信号CNT_CLK的下降边缘来产生计数值CV，当更新计数值CV时，输出时钟信号OUT的低位准周期产生变化。
时钟信号输出单元250根据计数值CV而将调制时钟信号MCK0～MCKm-1组合成输出时钟信号OUT。例如，当计数值CV＝0时，MCK0＝OUT；当计数值CV＝2时，MCK2＝OUT。其余可依此类推。
根据计数器时钟信号控制信号CNT_CLK_CTL，时钟信号输出单元250从调制时钟信号MCK0～MCKm-1与输出时钟信号OUT中择一作为计数器时钟信号CNT_CLK。此计数器时钟信号CNT_CLK会输入至可编程计数器240。
当输出时钟信号OUT的平均频率大于输入时钟信号IN的频率时，称为向上扩频(up spreading)；当输出时钟信号OUT的平均频率小于输入时钟信号IN的频率时，称为向下扩频(down spreading)；当输出时钟信号OUT的平均频率等于输入时钟信号IN的频率时，称为中心扩频(center spreading)。
以下，以m＝8、调制波形为Hershey kiss波形、中心扩频为例做说明。
图3示出了调制时钟信号MCK0～MCK7之间的相位差。如图3所示，调制时钟信号MCK0与MCK1之间的相位差为d1*ΔT，其余可类推，其中，d1～d7为正整数，而ΔT则代表延迟单元的延迟量。
另外，为避免突波，计数值CV的变化时间点落在调制时钟信号MCK0～MCK7的高位准周期内或低位准周期内。例如，计数值CV由0变为1的时间点落在时钟信号MCK0与MCK1均为高位准周期内或均为低位准周期内，如图4A所示。
图4B示出了如何根据计数值CV来组合出输出时钟信号OUT，其中T代表输入时钟信号IN的周期。当计数值CV为0时，调制时钟信号MCK0输出成输出时钟信号OUT，依此类推。输出时钟信号OUT的频率会随着时间改变，以达到扩频的目的。
图5示出了输出时钟信号OUT的周期与相位移，其横轴为计数值CV。举例来说，当计数值CV为1时，输出时钟信号OUT的周期为T+d1*ΔT(因为将调制时钟信号MCK1作为输出时钟信号OUT)，而其相对的相位移为P1。由图5可看出，此时的调制波形属于Hershey kiss波形，而且输出时钟信号OUT的周期平均值恰好为T。
当计数值CV有变化时，图5所示的格雷码原则上只有一个位元会改变，以降低突波。例如，当计数值CV由3变成4时，格雷码由010变为110，只有一个位元有变化。相比之下，如果计数值CV用二进制方式表示时，当计数值CV由3变成4时，二进制码由011变为100，有3个位元产生变化，较易造成突波(信号的不连续)。
图6示出了输出时钟信号OUT的频率，其横轴为计数值CV。由图6可看出，输出时钟信号OUT的频率平均值约等于输入时钟信号IN的频率。
现在将解释如何产生计数器时钟信号CNT_CLK，以有效避免突波。
如果可编程计数器240以递增方式产生计数值CV时，时钟信号输出单元250使得输出时钟信号OUT延迟一段延迟时间以产生计数器时钟信号CNT_CLK。此延迟时间至少大于调制时钟信号MCK0～MCKm-1的相邻两个调制时钟信号间的最大相位差。以图3为例，此延迟时间至少大于d1*ΔT～d7*ΔT中的最大者。例如，当计数值CV由1变为2时，计数器时钟信号CNT_CLK的上升边缘(即输出时钟信号OUT的上升边缘)要取样到调制时钟信号MCK1与MCK2的高位准。
或者，当可编程计数器240以递增方式产生计数值CV时，时钟信号输出单元250进一步接收计数值CV并根据其选择调制时钟信号MCK0～MCKm-1之一作为计数器时钟信号CNT_CLK。例如，当计数值CV由1变为2时，可将调制时钟信号MCK3～MCK7之一(例如是MCK3)作为计数器时钟信号CNT_CLK，其中计数器时钟信号CNT_CLK的上升边缘要取样到调制时钟信号MCK1与MCK2的高位准。
另一方面，当可编程计数器240以递减方式产生计数值CV时，时钟信号输出单元250将输出时钟信号OUT作为计数器时钟信号CNT_CLK。例如，当计数值CV由2变为1时，输出时钟信号OUT作为计数器时钟信号CNT_CLK，其中计数器时钟信号CNT_CLK的上升边缘要取样到调制时钟信号MCK1的高位准。
另外，如果调制波形成为指数型波形，图7示出了输出时钟信号OUT的周期与相位移，而图8显示输出时钟信号OUT的频率，其中横轴为计数值CV。
第二实施例
图9示出了根据本发明第二实施例的扩频时钟信号发生器的电路方块图。如图9所示，该扩频时钟信号发生器900包括：时钟信号延迟链910、调制控制器920、时钟信号选择电路930、可编程计数器940与时钟信号输出单元950。元件910、940与950与图2的元件210、240与250相似或相同，其细节在此省略。时钟信号延迟链910包括多个串接的延迟单元911_1～911_n-1。
时钟信号选择电路930接收计数值CV并根据其从延迟时钟信号CK0～CKn-1选择出多个，以作为调制时钟信号MCK0～MCKm-1。假设n＝20而m＝8。例如，当计数值CV分别为0、1、2、3、4、5、6、与7时，分别将CK0、CK3、CK5、CK9、CK11、CK14、CK17、CK19作为调制时钟信号MCK0、MCK1、MCK2、MCK3、MCK4、MCK5、MCK6与MCK7。
综上所述，本发明上述实施例具有下列优点：
一、高弹性：通过改变调制方式，可组合出不同的输出时钟信号，所以在输出时钟信号的产生方式上有高弹性。
二、有效避免突波：(1)计数值的格式为格雷码，可避免时钟信号不连续的问题及突波；以及(2)计数器时钟信号的上升/下降边缘要取样到相关调制时钟信号的高位准/低位准，也可避免突波问题。
三、节省电路面积：计数值可递减/递增产生，这样可节省计数器的电路面积。
四、可适用于高频电路：在现有技术中，要先将输入时钟信号分频才能扩频，因此，输入时钟信号的频率不能太高。但在本发明中，在扩频时并不需要将输入时钟信号分频，所以可适用于高频的输入时钟信号。
综上所述，虽然本发明已以实施例披露如上，然而其并非用来限定本发明。本发明所属技术领域中的普通技术人员，在不脱离本发明的精神和范围内，应当可作各种更改与修饰。因此，本发明的保护范围应当以后面所附的权利要求所限定的范围为准。
主要组件符号说明
100：锁相环路 110：相位频率侦测器
120：电荷泵 130：滤波器
140：压控振荡器 150：分频器
IN：输入频率信号时钟信号 UP、DN：控制信号
V：电压 OUT：输出时钟信号
200、900：扩频时钟信号发生器
210、910：时钟信号延迟链
220、920：调制控制器
230、930：时钟信号选择电路
240、940：可编程计数器
250、950：时钟信号输出单元
CK0～CKn-1：延迟时钟信号
211_1～211_n-1、911_1～911_n-1：延迟单元
CNT_CLK_CTL：计数器时钟信号控制信号
MPS：调制图形信号
MCK0～MCKm-1：调制时钟信号
CV：计数值 CNT_CLK：计数器时钟信号。