加法电路及其布局构造 本发明涉及一种适合于LSI的加法电路及其布局构造的改进。
近年来，在LSI方面，已推进了动作的高速化和器件的高集成化。在其中，加法电路的加法处理的高速化已极大地有助于LSI的动作的高速化。作为实现高速加法运算的一种办法，以往，有一种采用先行进位(CLA)电路的加法电路。下面举例说明该加法电路的一个例子。
在现有的CLA电路中，在多位的2个数的加法运算之际，在其各位i的每一个上，定义进位生成逻辑gi和进位传输逻辑pi，并在多位的范围内将其汇总，分别构成形成块进位传输逻辑和块进位生成逻辑的块进位传输逻辑形成电路和块进位生成逻辑形成电路。例如，在对由n位构成的2个数A、B进行加法运算时，用下式示出各位的进位生成逻辑gi和进位传输逻辑pi：
pi＝Ai+Bi
gi＝Ai·Bi
下面，+号表示逻辑和、·号表示逻辑积及/号表示逻辑非。以下式示出已汇总于从2°位到22位的块进位生成逻辑G0。
G0＝g2+p2·g1+p2·p1·g0 …(a)
若用CMOS电路构成该逻辑，就变成为示出于图7的构成。
在图7中，501～506是P型MOS晶体管，507～512是N型MOS晶体管。就P型MOS晶体管501来说，源极被连接到电源VDD上、栅极连接到输入g2上、漏极连接到P型MOS晶体管502、503的源极上。就P型MOS晶体管502来说，把栅极连接到输入p2上、漏极连接到P型MOS晶体管504、505、506的源极上。就P型MOS晶体管503来说，把栅极连接到输入g1上、漏极连接到P型MOS晶体管的504、505、506地源极上。就P型MOS晶体管504来说，把栅极连接到输入p1上、漏极连接到输出节点y上。就P型MOS晶体管505来说，把栅极连接到输入p2上、漏极连接到输出节点y上。就P型MOS晶体管506来说，把栅极连接到输入g0上、漏极连接到输出节点y上。
就N型MOS晶体管507来说，把源极连到接地GND、栅极连接到输入g2上、漏极连接到输出节点y上。还有，就N型MOS晶体管508来说，把源极连接到N型MOS晶体管509的漏极上、栅极连接到输入g1上、漏极连接到输出节点y上。就N型MOS晶体管509来说，把源极连到接地GND上、栅极连接到输入p2上、漏极连接到N型MOS晶体管508的源极上。就N型MOS晶体管510来说，把源极连接到N型MOS晶体管511的源极上、栅极连接到输入g0上、漏极连接到输出节点y上。就N型MOS晶体管511来说，把源极连接到N型MOS晶体管512的漏极上、栅极连接到输入p2上、漏极连接到N型MOS晶体管510的源极上。就N型MOS晶体管512来说，把源极连到接地GND上、栅极连接到输入p1上、漏极连接到N型MOS晶体管511的源极上。
另外，520是P型MOS晶体管501、502和503的连接网络，521是P型MOS晶体管502、503、504、505和506的连接网络。
即，在图7中，N型MOS晶体管的逻辑，在g2+p2·g1+p2·p1·g0的情况下，在输出节点y输出“0”，而在除此之外的情况下，输出节点y处于不运转状态。
另一方面，P型MOS晶体管的逻辑，在/g2·(/p2+/g1)·(/p2+/p1+/g0)的情况下，在输出节点y输出“1”，而在除此之外的情况下，输出节点y处于不运转状态。但是，P型MOS晶体管逻辑和N型MOS晶体管逻辑变成了互补性的，通常使在二者之一的输出节点y成为运转。
并且，以下式表出从2°位到22位3位数已汇总的块进传输逻辑P0。
P0＝p2·p1·p0 …(b)
若采用CMOS电路构成该逻辑，就成为表示于图9的结构。
在图9中，600～602是P型MOS晶体管，603～605是N型MOS晶体管。P型MOS晶体管600～602相互并联连接，这些晶体管的各一端连接到电源VDD上，其各自另一端连接到输出节点y上。上述的P型MOS晶体管600的栅极上连接输入p0、上述P型MOS晶体管601的栅极上连接输入p1、上述P型MOS晶体管602的栅极上连接输入p2。并且，N型MOS晶体管603～605相互并联连接，N型MOS晶体管605的源极连到接地、其漏极连接到N型MOS晶体管604的源极上。该N型MOS晶体管的漏极连接到N型MOS晶体管603的源极上、该N型MOS晶体管的漏极连接到上述输出节点y上。上述N型MOS晶体管603的栅极上连接输入p2、上述N型MOS晶体管604的栅极上连接输入p1及上述N型MOS晶体管605的栅极上连接输入p0。
图8是已把示于上述图7的逻辑进行布局的图。图10是已把示于上述图9的逻辑进行布局的图。如从上述图7的逻辑可以知道的那样，在P型MOS晶体管的区域中，在电源和输出节点之间，把2个P型MOS晶体管502、503并联连接在一起的同时，为了把3个P型MOS晶体管504、505及506并联连接起来，在P型MOS晶体管的形成区域中就产生必须宽广地提供源区和漏区的缺点。下面具体说明这一缺点。即，在图8的布局中，1个P型MOS晶体管501的漏区和2个P型MOS晶体管502和503的源区用连接网络520进行连接，上述的2个P型MOS晶体管502、503的各源区和3个P型MOS晶体管504、505、506的源区用连接网络521进行连接。由于要把这些连接网络520、521在第1层Mertal上布线的缘故，就需要设置用作把这些连接网络520、521与上述P型MOS晶体管的源区或漏区连接起来的接触区522、523。其结果是，上述P型MOS晶体管的源区或漏区变宽，同时，随着面积增大的电容量也增加，从而动作延迟也将变大。
另外，如由图7可以知道的那样，在并联连接的2个P型MOS晶体管502和503的上下边，进而在存在P型MOS晶体管501、504～506的关系上，造成需要2次隔离0D(氧化扩散)作成区域524、525，就造成需要在这两个区域524与525之间设置空区域，这种情况，会使加法电路大型化。
另一方面，在N型MOS晶体管的区域中，在接地与输出节点之间，由于把2个N型MOS晶体管508、509连在一起的同时，将3个N型MOS晶体管510、511、512并联连接起来，故不需要设置上述连接网络，也不会发生上述的缺点。
并且，若把示于上述式(a)和图7的逻辑与示于上述式(b)的逻辑进行比较可以知道的那样，这两种逻辑相互不同，因此，不可能共用块进位生成逻辑形成电路和块进位传输逻辑形成电路。
本发明鉴于上述问题，其目的在于提供一种在小面积上具有动作速度高速且相互可共用块进位生成逻辑形成电路和块进位传输逻辑形成电路的加法电路及其布局构造。
为了解决上述问题，本发明着眼于下面各点。即，设2个n-1位的2进位数的数为A、B，例如，以下式表示第i位的进位传输逻辑值pi和进位生成逻辑值gi。其中，设n＞i，i是除“0”以外高位的整数。
pi＝Ai+Bi …(1-1)
gi＝Ai·Bi …(1-2)
下面，+号表示逻辑和、·号表示逻辑积、/号表示逻辑非。现在，使用i＝0、1、2的数位，采用上述式(1-1)和(1-2)，由这些连续的3位的各个位生成进位生成逻辑值g0、g1、g2和上述连续的3位之中的高位2位的进位传输逻辑值p1、p2。若采用这5个逻辑值g0、g1、g2、p0、p1及p2，就可用下式表达3位部分的进位生成逻辑值G0和进位传输逻辑值P0。
G0＝g2+p2·g1+p2·p1·g0 …(2-1)
P0＝p2·p1·p0 …(2-2)
由于在上述进位传输逻辑值pi与进位生成逻辑值gi之间，满足上述式(2-1)与(2-2)所示的关系，所以，示于下述式(3-1)和(3-2)的关系成立。
pi＝pi+gi …(3-1)
gi＝pi·gi …(3-2)
若用上述式(3-1)与(3-2)使上述式(2-1)变形，则可得到下式(4)。
G0＝g2+p2·g1+p2·p1·g0 …(2-1)
/G0＝/p2+/g2·/p1+/g2·/g1·/g0 …(4)
并且，若用上述式(3-1)与(3-2)使上述式(2-2)，则可得下式(5-1)与(5-2)。
P0＝p2+g2·p1+p2·p1·g0 …(5-1)
/P0＝/g2+/p2·/g1+/p2·/p1·/p0 …(5-2)
因此，如从上述式(2-1)和(4)可以知道的那样，若用N型MOS晶体管构成式(2-1)的右边项，则在输出节点y输出“0”；若用P型MOS晶体管构成式(4)的右边项，则在输出节点y输出“1”，因而可以构成块进位生成逻辑值G0的CMOS逻辑。而且，如把式(2-1)与(4)加以对比可以知道的那样，用P型MOS晶体管构成的式(4)的右边项的逻辑与用N型MOS晶体管构成的式(2-1)的右边项的逻辑是相同的，并且保持2个输入值的逻辑积，及3个输入值的逻辑积。因此，若把以式(4)示出的逻辑进行布局，则可以知道，变成为具有2个P型MOS晶体管的串联连接和3个P型MOS晶体管的串联连接的方式，并可缩小P型MOS晶体管全体的漏区面积。
并且，如把上述式(5-1)与(5-2)加以对比可以知道的那样，此两式的关系与上述式(2-1)和式(4)的关系是相同的。因此，与上述同样，若把以式(5-2)示出的逻辑进行布局，则可以知道，变成为具有2个P型MOS晶体管的串联连接和3个P型MOS晶体管的串联连接的方式，并可缩小P型MOS晶体管全体的漏区面积。
而且，如果把上述式(2-1)与(5-1)加以对比，同时对比式(4)与式(5-2)，则该两式的逻辑是相同的。因此，块进位生成逻辑形成电路和块进位传输逻辑形成电路成为相同的电路构成，在这两个电路中就可相互共用电路，仅变更读入内部的信号本身，所以可作成块进位生成逻辑G0和块进位传输逻辑P0。
由以上可知，在本发明中，如用上述式(2-1)、(4)、(5-1)及(5-2)，采用CMOS电路可构成块进位生成逻辑G0和块进位传输逻辑P0。
即，根据第1方面的发明的加法电路，在使用多个N型MOS晶体管和多个P型MOS晶体管构成，及对多位的2个数进行加法运算的加法电路中，作为其特征是，具有在上述2个数的加法运算之际，在这些数的连续的n+1(n是2以上的整数)位以上的范围内作成块进位生成逻辑G0，并从输出节点输出该块进位生成逻辑的块进位生成逻辑形成电路，而上述块进位生成逻辑形成电路具备由上述多个P型MOS晶体管构成，而且具有以下式
/G0＝/pn+/gn·/pn-1+/gn·/gn-1·/pn-2
+/gn·/gn-1·/gn-2·/pn-3+/gn·/gn-1·/gn-2·/gn-3·/gn-4(/号表示非逻辑)表达逻辑的第1块进位生成逻辑形成部分，由上述多个N型MOS晶体管构成，且具有以下式
G0＝gn+pn·gn-1+pn·pn-1·gn-2
+pn·pn-1·pn-2·gn-3+pn·pn-1·pn-2·pn-3·gn-4表达逻辑的第2块进位生成逻辑形成部分。
根据第2方面的发明，在上述第1方面所述的加法电路中，作为其特征是，上述第1块进位生成逻辑形成部分具备由1个P型MOS晶体管和把m个(m是2…n+1的整数)的P型MOS晶体管串联连接一起的串联电路，上述1个的P型MOS晶体管和上述各个串联电路，各自一端与电源连接，且另一端与上述输出节点连接，而构成n+1列的P型MOS晶体管组。
根据第3方面的发明，在上述第2方面所述的加法电路中，作为其特征是，上述第2块进位生成逻辑形成部分具备由1个N型MOS晶体管和把m个(m是2…n+1的整数)的N型MOS晶体管串联连接一起的串联电路，上述1个的N型MOS晶体管和上述各个串联电路，各自一端接地，且另一端与上述输出节点连接，而构成n+1列的N型MOS晶体管组。
根据第4方面的发明，在上述第3方面所述的加法电路中，作为其特征是，在上述第1块进位生成逻辑形成部分和上述第2块进位生成逻辑形成部分中，整数n是相同的值，并且是n＝2。
根据第5方面的发明加法电路，在使用多个N型MOS晶体管和多个P型MOS晶体管而构成，并对多个位的2个数进行加法运算的加法电路中，作为其特征是，具有在上述2个数的加法运算之际，在这些数的连续的n+1(n是2以上的整数)位以上的范围内作成块进位传输逻辑P0，并从输出节点输出该块进位传输逻辑的块进位传输逻辑形成电路，而上述块进位传输逻辑形成电路具备由上述多个P型MOS晶体管构成，且具有以下式
/P0＝/gn+/pn·/gn-1+/pn·/pn-1·/gn-2
+/pn·/pn-1·/pn-2·/gn-3+/pn·/pn-1·/pn-2·/pn-3·/pn-4(/号表示非逻辑)表达逻辑的第1块进位传输逻辑形成部分，由上述多个N型MOS晶体管构成，且具有以下式
P0＝pn+gn·pn-1+gn·gn-1·pn-2
+gn·gn-1·gn-2·pn-3+gn·gn-1·gn-2·gn-3·pn-4表达逻辑的第2块进位传输逻辑形成部分。
根据第6方面的发明，在上述第5方面所述的加法电路中，作为其特征是，上述第1块进位传输逻辑形成部分具备由1个P型MOS晶体管和把m个(m是2…n+1的整数)的P型MOS晶体管串联连接一起的串联电路，上述1个的P型MOS晶体管和上述各个串联电路，各自一端与电源连接，且另一端与上述输出节点连接，以构成n+1列的P型MOS晶体管组。
根据第7方面的发明，在上述第6方面所述的加法电路中，作为其特征是，上述第2块进位传输逻辑形成部分具备由1个N型MOS晶体管和把m个(m是2…n+1的整数)的N型MOS晶体管串联连接一起的串联电路，上述1个的N型MOS晶体管和上述各个串联电路，各自一端接地，且另一端与上述输出节点连接，以构成n+1列的N型MOS晶体管组。
根据第8方面的发明，在上述第7方面的加法电路中，作为其特征是，在上述第1块进位传输逻辑形成部分和上述第2块进位传输逻辑形成部分中，整数n是相同的值，并且是n＝2。
根据第9方面的发明的加法电路，在使用多个N型MOS晶体管和多个P型MOS晶体管构成，及对多位的2个数进行加法运算的加法电路中，作为其特征是，具有在上述2个数的加法运算之际，在这些数的连续的n+1(n是2以上的整数)位以上的范围内作成块进位生成逻辑G0，并从输出节点输出该块进位生成逻辑的块进位生成逻辑形成电路；及在上述2个数的加法运算之际，在这些数的连续的n+1位以上的范围内作成块进位传输逻辑P0，从输出节点输出该块进位传输逻辑的块进位传输逻辑形成电路；上述块进位传输逻辑形成电路用于作成块进位生成逻辑G0的逻辑和块进位传输逻辑形成电路用于作成块进位传输逻辑P0的逻辑是同一逻辑，用于作成块进位生成逻辑G0的逻辑，以下列两式
G0＝gn+pn·gn-1+pn·pn-1·gn-2
+pn·pn-1·pn-2·gn-3+pn·pn-1·pn-2·pn-3·gn-4
/G0＝/pn+/gn·/pn-1+/gn·/gn-1·/pn-2
+/gn·/gn-1·/gn-2·/pn-3+/gn·/gn-1·/gn-2·/gn-3·/gn-4(/号表示非逻辑)表达，用于作成块进位生成逻辑G0的逻辑，以下列两式
P0＝pn+gn·pn-1+gn·gn-1·pn-2
+gn·gn-1·gn-2·pn-3+gn·gn-1·gn-2·gn-3·pn-4
/P0＝/gn+/pn·/gn-1+/pn·/pn-1·/gn-2
+/pn·/pn-1·/pn-2·/gn-3+/pn·/pn-1·/pn-2·/pn-3·/pn-4(/号表示非逻辑)表达。
根据第10方面的发明的加法电路的布局构造，在使用多个MOS晶体管构成，并对多位的2个数进行加法运算的加法电路中，作为其特征是，具有在上述2个数的加法运算之际，在这些数的连续的n+1(n是2以上的整数)位以上的范围内作成块进位生成逻辑，并从输出节点输出该块进位生成逻辑的块进位生成逻辑形成电路，上述块进位生成逻辑形成电路具备1个MOS晶体管和把m个(m是2…n+1的整数)MOS晶体管串联连接一起的串联电路，上述1个MOS晶体管和上述各个串联电路，各自一端连接到电源或接地上，另一端连接到上述输出节点上去，以构成n+1列的MOS晶体管组，在上述多个串联电路之中的，串联连接的MOS晶体管的个数最多的串联电路和其次多的串联电路中，漏区由连接到上述输出节点上的MOS晶体管的上述漏区相互间共同形成。
根据第11方面的发明，在上述第10方面所述的加法电路的布局构造中，作为其特征是，上述n+1列的MOS晶体管组由n+1列的P型MOS晶体管组和n+1列的N型MOS晶体管组构成。
根据第12方面的发明的加法电路的布局构造，在使用多个MOS晶体管而构成，并对多位的2个数进行加法运算的加法电路中，作为其特征是，具有在上述2个数的加法运算之际，在这些数的连续的n+1(n是2以上的整数)位以上的范围内作成块进位传输逻辑，并从输出节点输出该块进位传输逻辑的块进位传输逻辑形成电路，上述块进位传输逻辑形成电路具备1个MOS晶体管和把m个(m是2…n+1的整数)MOS晶体管串联连接一起的串联电路，上述1个MOS晶体管和上述各个串联电路，各自一端连接到电源或接地上，另一端连接到上述输出节点上去，以构成n+1列的MOS晶体管组，在上述多个串联电路之中的，串联连接的MOS晶体管的个数最多的串联电路和其次多的串联电路中，漏区由连接到上述输出节点上的MOS晶体管的上述漏区相互间共同形成。
根据第13方面的发明，在上述第12方面所述的加法电路的布局构造中，作为其特征是，上述n+1列的MOS晶体管组由n+1列的P型MOS晶体管组和n+1列的N型MOS晶体管组构成。
按照以上的构成，在第1到第8方面所述的发明的加法电路中，块进位生成逻辑G0的形成电路用多个P型MOS晶体管，构成由式
/G0＝/pn+/gn·/pn-1+/gn·/gn-1·/pn-2
+/gn·/gn-1·/gn-2·/pn-3+/gn·/gn-1·/gn-2·/gn-3·/gn-4表达的逻辑；块进位传输逻辑P0的形成电路用多个P型MOS晶体管，构成由式
/P0＝/gn+/pn·/gn-1+/pn·/pn-1·/gn-2
+/pn·/pn-1·/pn-2·/gn-3+/pn·/pn-1·/pn-2·/pn-3·/pn-4表达的逻辑，因而可以把这些多个P型MOS晶体管按规定个数连续串联连接起来，于是，就不需要现有的那样在晶体管的漏区设置用于连接DD和1层Mertal的接触区域，可缩小构成这些P型MOS晶体管的漏区面积，其结果是，可减小动作延迟，并可在小面积上实现高速加法电路。
此外，在根据第9方面的发明的加法电路中，形成块进位生成逻辑的逻辑和形成块进位传输逻辑的逻辑是相互同一的逻辑，所以若采用多个P型MOS晶体管和多个N型MOS晶体管构成块进位生成逻辑形成电路，则照样作为块进位传输逻辑形成电路使用该电路构成，而仅仅改变应输入到该电路的信号，就可作成块进位传输逻辑形成电路。
而且，在根据第10到13所述的发明的加法电路的布局构成中，在串联连接的MOS晶体管的个数最多的串联电路及其个数次多的串联电路中，由于在输出节点上相互间已共同形成连接漏区的MOS晶体管的上述漏区，所以可把这些MOS晶体管的漏区构成为最小，从而，可减小动作延迟，且可在小面积上实现高速加法电路。
图1是表示本发明的加法电路的3位的块进位生成逻辑图。
图2是表示本发明的加法电路的3位的块进位生成逻辑的布局图。
图3是表示本发明的加法电路的3位的块进位传输逻辑图。
图4是表示本发明的加法电路的3位的块进位传输逻辑的布局图。
图5是表示用于说明图4布局效果，已示出的3位的块进位生成逻辑的另一个布局图。
图6是表示本发明的加法电路的4位的块进位生成逻辑图。
图7是表示现有的3位的块进位生成逻辑图。
图8是表示现有的3位的块进位生成逻辑的布局图。
图9是表示现有的3位的块进位传输逻辑图。
图10是表示现有的3位的块进位生成逻辑的布局图。
第1实施例
图1表示本发明的第1实施例的加法电路的3位(n+1位，n＝1)的块进位生成逻辑形成电路。
在图1中，1是第1块进位生成逻辑形成部分，2是第2块进位生成逻辑形成部分。上述第1块进位生成逻辑形成部分1具备1个P型MOS晶体管106、已把2个P型MOS晶体管104、105串联连接起来的串联电路3和已把3个P型MOS晶体管101、102、103串联连接起来的串联电路4。另外，上述第2块进位生成逻辑形成部分2具备1个N型MOS晶体管107、已把2个N型MOS晶体管108、109串联连接起来的串联电路6和已把3个N型MOS晶体管111、112、113串联连接起来的串联电路，并且形成3(n+1，n＝1)列的晶体管组。
在上述块进位生成逻辑形成部分1中，串联电路4的P型MOS晶体管101，把其源极连接到电源VDD上，其栅极连接到输入g2上和其漏极连接到P型MOS晶体管102的源极上。P型MOS晶体管102，把其源极连接到P型MOS晶体管101的漏极上，其栅极连接到输入g1上和其漏极连接到P型MOS晶体管103的源极上。P型MOS晶体管103，把其源极连接到P型MOS晶体管102的漏极上，其栅极连接到输入g0上和其漏极连接到输出节点y上。并且，在串联电路3中，P型MOS晶体管104，把其源极连接到电源VDD上，其栅极连接到输入p1上和其漏极连接到P型MOS晶体管105的源极上。P型MOS晶体管105，把其源极连接到P型MOS晶体管104的漏极上，其栅极连接到输入g2上和其漏极连接到输出节点y上。P型MOS晶体管106，把其源极连接到电源VDD上，其栅极连接到输入p2上和其漏极连接到输出节点y上。
并且，在上述第2块进位生成逻辑形成部分2中，N型MOS晶体管107，把其源极连接到接地GND上，其栅极连接到输入g2上和其漏极连接到输出节点y上。此外，串联电路6的N型MOS晶体管108，把其源极连接到N型MOS晶体管109的漏极上，其栅极连接到输入g1上和其漏极连接到输出节点y上。N型MOS晶体管109，把其源极连接到接地GND上，其栅极连接到输入p2上和其漏极连接到N型MOS晶体管108的源极上。串联电路7的N型MOS晶体管110，把其源极连接到N型MOS晶体管111的漏极上，其栅极连接到输入g0上和其漏极连接到输出节点y上。N型MOS晶体管111，把其源极连接到N型MOS晶体管112的漏极上，其栅极连接到输入VP1上和其漏极连接到N型MOS晶体管110的源极上。N型MOS晶体管112，把其源极连接到接地GND上，其栅极连接到输入p2上和其漏极连接到N型MOS晶体管111的源极上。
并且，在图1中，120是P型MOS晶体管101、102的连接网络，121是P型MOS晶体管102、103的连接网络，123是P型MOS晶体管104、105的连接网络。
接着，说明有关上述输入g0、g1、g2、p1和p2。g0、g1和g2是从连续着的3位的各自的位生成的进位生成逻辑值，p1和p2是从上述连续着的3位之中的高位2位生成的进位传输逻辑值。
即，在本实施例中，在下列的式(2-1)、(4)
G0＝g2+p2·g1+p2·p1·g0 …(2-1)
/G0＝/p2+/g2·/p1+/g2·/g1·/g0 …(4)若以式(2-1)的右边的g2为第1项，p2·g1为第2项，及p2·p1·g0为第3项，以式(4)的右边的/p2为第1项，/g2·/p1为第2项，及/g2·/g1·/g0为第3项，则在图1中，式(2-1)的右边第1项由1个N型MOS晶体管107，第2项由串联电路6的2个N型MOS晶体管108和109，第3项由串联电路7的3个N型MOS晶体管110、111和112分别加以实现；式(4)的右边第1项由1个P型MOS晶体管106，第2项由串联电路3的2个P型MOS晶体管104和105，第3项由串联电路4的3个P型MOS晶体管101、102和103分别加以实现，并知道输出节点y的值相当于块进位生成逻辑值G0或/G0。
在这里，从上述式(2-1)和(4)可以知道的那样，这两个式子，是相互同一的逻辑，同时，是由2个输入的逻辑积、3个输出的逻辑积及这2个逻辑积的结果与1个输入的逻辑和构成。因此，从图1知道的那样，构成上述式(4)的块进位生成逻辑部分1和构成上述(2-1)的第2块进位生成逻辑形成部分2是同一构成。还有，在串联电路3中，虽然把输入p1输入到P型MOS晶体管104中，把输入g2输入到P型MOS晶体管105中，但与此相反，也可以把输入p1输入P型MOS晶体管105中，把输入g2输入到P型MOS晶体管104中去。即使这样地改变输入，上述逻辑因此还是相同的。
图2是已把上述式(2-1)和(4)的逻辑进行布局的图。在该图中，使用于连接网络120、121和122的区域为示于图2的区域，与现有例的图8比较，可以知道不需要连接网络，并变成为相当小的面积。因此，可使漏区成为小面积的部分，还可减小漏区电容量值，动作时是充电或放电加快，并可高速地进行加法处理。
因而，在本实施例中，在块进位生成逻辑形成部分1中，把3个P型MOS晶体管101、102、103串联连接在一起的同时，把2个P型MOS晶体管104、105串联起来连接，因而不需要在晶体管的漏区设置如图8所示那样的用于连接DD与1层Mertal的接触区。于是，可缩小构成这些P型MOS晶体管的漏区，并可减小输出电容容量值。其结果是，可减小具有这样的块进位生成逻辑部分1的加法电路的动作延迟，且可在小面积上实现高速加法电路。
图3表示块进位传输逻辑形成电路。块进位传输逻辑P0，由上述式(5-1)和(5-2)可以知道的那样，是与上述(2-1)和(4)相同的逻辑。因此，图2的块进位传输逻辑形成电路与上述图1的块进位生成逻辑形成电路构成相同。
即，在图3中，第1块进位传输逻辑形成部分10具有配备了1个P型MOS晶体管150、已把2个P型MOS晶体管151、152串联连接在一起的串联电路12及把3个P型MOS晶体管153、154、155串联连接在一起的串联电路13的3列P型MOS晶体管组。还有，第2块进位传输逻辑形成部分11具有配备了1个N型MOS晶体管160、已把2个N型MOS晶体管161、162串联连接在一起的串联电路14及把3个N型MOS晶体管163、164、165串联连接在一起的串联电路15的3列N型MOS晶体管组。
而且，图3的块进位传输逻辑形成电路与上述图1的块进位生成逻辑形成电路输入不同。即，把输入g2连接到上述1个P型MOS晶体管150的栅极上，分别把输入g1、g2连接到上述串联电路12的2个P型MOS晶体管151、152的栅极上以及分别把输入p2、p1、p0连接到上述串联电路13的3个P型MOS晶体管153、154、155的栅极上。并且，把输入p2连接到上述1个N型MOS晶体管160的栅极上，分别把输入p1、g2连接到上述串联电路14的2个N型MOS晶体管161、162的栅极上以及分别把输入p0、g1、g2连接到上述串联电路15的3个N型MOS晶体管163、164、165的栅极上。
由上述的说明可以知道的那样，图3的块进位传输逻辑形成电路与块进位生成逻辑形成电路构成相同，只变更输入信号，由此知道可作成块进位传输逻辑P0和/P0。图4示出了把已示于图3的块进位传输逻辑进行布局的结果。该图与已示于图2的布局相同，而仅输入不同，故省略其说明。
第2实施例
在已示于上述图2的3位块进位生成逻辑的布局中，共同形成连接于已把P型MOS晶体管最大个数(即，3个)串联连接的串联电路4之中的输出节点y上的P型MOS晶体管103的漏区和连接于已把其次串联连接个数多的串联电路3之中的输出节点y上的P型MOS晶体管105的漏区。即，在图2中，第1块进位生成逻辑形成部分1的串联电路4的P型MOS晶体管103的漏区和串联电路3的P型MOS晶体管105的漏区共同进行形成，该共同漏区401被连接到输出节点y上。另外，第2块进位生成逻辑形成部分2的串联电路的N型MOS晶体管110的漏区和串联电路6的N型MOS晶体管108的漏区也共同进行形成，该共同漏区403被连接到输出节点y上。还有，在图2中，402是P型MOS晶体管106的漏区，使之连接到输出节点y上。404是N型MOS晶体管107的漏区，使之连接到输出节点y上去。串联连接的MOS晶体管的个数一增多，在随之MOS晶体管的ON阻抗增大的关系上，为了使这些MOS晶体管的驱动能力增大，就得使这些晶体管的幅度W加长，因此，在图2中，3个已串联连接的MOS晶体管的幅度为最大，接着，2个已串联连接的MOS晶体管的幅度、其次仅1个MOS晶体管的幅度依次幅度变窄。而且，MOS晶体管的源区和漏区也根据晶体管的幅度增大而增大。
在本实施例中，按照已经说过的样子，在已串联连接的MOS晶体管的个数多的串联电路之间将MOS晶体管的漏区共同进行布局，所以可缩小连接到输出节点y上的漏区面积。下面，说明本实施例的效果。
现在，为了简单起见，设定3个已串联连接的MOS晶体管漏区的面积为“3”、2个已串联连接的MOS晶体管漏区的面积为“2”、仅1个MOS晶体管漏区的面积为“1”，则共同漏区401的面积为“3”、漏区402的面积为“1”、共同漏区403的面积为“3”、漏区404的面积为“1”，而总和为“8”。
为了比较，在图5中，在P型MOS晶体管的区域中，在已串联连接的MOS晶体管的个数少的串联电路之间，使MOS晶体管的漏区作成共同化，并示出已布局的结果。在图5中，701是把已串联连接了2个P型MOS晶体管的串联电路3的P型MOS晶体管105的漏区和仅1个P型MOS晶体管106的漏区共同地作成的共同漏区，并使之连接于输出节点y上。704是把已串联连接了2个N型MOS晶体管的串联电路6的N型MOS晶体管108的漏区和已串联连接了3个N型MOS晶体管串联电路7的MOS晶体管110的漏区共同地作成的共同漏区，并使之连接于输出节点y上。还有，702是把已串联连接了3个P型MOS晶体管的串联电路4的P型MOS晶体管103的漏区，并使之连接于输出节点y上，703是仅1个N型MOS晶体管107的漏区，并使之连接于输出节点y上。
在图5中，与上述同样可计算漏区的面积总和，漏区701的面积为“2”、漏区702的面积为“3”、漏区703的面积为“1”漏区704的面积为“3”，则面积总和为“9”。
因此，在本实施例中，知道可以削减连接到输出节点y上的MOS晶体管漏区的面积。其结果是，使存在于输出节点y的电容量降低了，可实现高速动作的加法电路的布局构造。
上面，虽然就3位的块进位生成逻辑和块进位传输逻辑进行了叙述，但有关构成4位以上的块进位生成逻辑和块进位传输逻辑的情况也是同样的。
一般地说来，以下式示出n+1的块进位生成逻辑G0。
G0＝gn+pn·gn-1+pn·pn-1·gn-2
+pn·pn-1·pn-2·gn-3+pn·pn-1·pn-2·pn-3·gn-4并且，上述一般式也可以下式那样地表达。
/G0＝/pn+/gn·/pn-1+/gn·/gn-1·/pn-2
+/gn·/gn-1·/gn-2·/pn-3+/gn·/gn-1·/gn-2·/gn-3·/gn-4
从上述两式，还可用下列式(6)和(7)表达4位块进位生成逻辑。
G0＝g3+p3·g2+p3·p2·g1+p3·p2·p1·g0 …(6)
/G0＝/p3+/g3·/p2+/p3·/g2·/p1+/g3·/p2·/p1·/g0 …(7)
因此，如图6所示的逻辑，即，变成为已在图1的逻辑中增加了把4个P型MOS晶体管串联连接起来的串联电路20和把4个N型MOS晶体管串联连接起来的串联电路21的逻辑。但是，1个的P型MOS晶体管和N型MOS晶体管，及各个串联电路接受的输入信号不同。
一般说来，用下列式子表示n+1位的块进传输成逻辑P0。
P0＝pn+gn·pn-1+gn·gn-1·pn-2
+gn·gn-1·gn-2·pn-3+gn·gn-1·gn-2·gn-3·pn-4并且，上述一般式也可以下式那样地表达。
/P0＝/gn+/pn·/gn-1+/pn·/pn-1·/gn-2
+/pn·/pn-1·/pn-2·/gn-3+/pn·/pn-1·/pn-2·/pn-3·/pn-4
因此，即使在构成4位以上的块进位生成逻辑和块进位传输逻辑的情况下，虽然可同样构成用多个P型MOS晶体管构成的第1块进位生成(或传输)逻辑形成部分和用多个N型MOS晶体管构成的第2块进位生成(或传输)逻辑形成部分，但在第1块进位生成(或传输)逻辑形成部分中，可使P型MOS晶体管的漏区电容量减小，布局面积小且动作速度能够快的布局。
如以上已说明过的那样，若采用第1到第8方面所述的发明的加法电路，块进位生成逻辑G0的形成电路用多个P型MOS晶体管，构成由式
/G0＝/pn+/gn·/pn-1+/gn·/gn-1·/pn-2
+/gn·/gn-1·/gn-2·/pn-3+/gn·/gn-1·/gn-2·/gn-3·/gn-4表达的逻辑；块进位传输逻辑P0的形成电路用多个P型MOS晶体管，构成由式
/P0＝/gn+/pn·/gn-1+/pn·/pn-1·/gn-2
+/pn·/pn-1·/pn-2·/gn-3+/pn·/pn-1·/pn-2·/pn-3·/pn-4表达的逻辑，因而可把这些多个P型MOS晶体管按规定个数连续串联连接起来，缩小构成这些P型MOS晶体管的漏区面积，从而，可减小动作延迟，并造成在小面积上实现高速加法电路的效果。
此外，若采用第9方面的发明的加法电路，就把形成块进位生成逻辑的逻辑和形成块进位传输逻辑的逻辑作为相互同一的逻辑，所以在同一构成的电路可共用块进位传输逻辑形成电路和块进位传输逻辑形成电路，从而，仅仅改变应输入的信号，就可作成块进位传输逻辑和块进位传输逻辑。
而且，若采用第10到13所述的发明的加法电路的布局构造，在串联连接的MOS晶体管的个数最多的串联电路及其个数次多的串联电路中，相互间已共同形成在输出节点上连接漏区的MOS晶体管的上述漏区，所以可把这些MOS晶体管的漏区构成为最小，从而，可减小动作延迟，且可造成在小面积上实现高速加法电路的效果。