一种微处理器指令级随机验证中加速取指的装置和方法.pdf

本发明公开一种在微处理器指令级随机验证中加速取指的装置和方法，该装置包括微处理器，随机指令控制模块，内存模块；微处理器包括指令高速缓存模块；随机指令控制模块，用于读入验证微处理器的指令和数据信息，并生成页表；根据页表将全部指令和数据写入到内存模块中；并将内存模块中至少一部分指令写入到微处理器的指令高速缓存模块中；内存模块，用于存储验证微处理器的指令和数据；指令高速缓存模块，用于存储至少一部分验证微处理器的指令；微处理器，用于以指令高速缓存模块优先、内存模块次之的方法，从指令高速缓存模块或者内存模块中取指令，并从内存模块中取数据后执行验证。其使得微处理器内部的流水线能够完全流水，验证充分。

1.  一种在微处理器指令级随机验证中加速取指的装置，包括微处理器，其特征在于，还包括随机指令控制模块，内存模块；
所述微处理器包括指令高速缓存模块；
其中：
所述随机指令控制模块，用于读入验证微处理器的指令和数据信息，并生成页表；根据页表将全部指令和数据写入到内存模块中；并将内存模块中至少一部分指令写入到微处理器的指令高速缓存模块中；
所述内存模块，用于存储验证微处理器的指令和数据；
所述指令高速缓存模块，用于存储至少一部分验证微处理器的指令。

2.  根据权利要求1所述的加速取指的装置，其特征在于，所述微处理器，用于以指令高速缓存模块优先、内存模块次之的方法，从指令高速缓存模块或者内存模块中取指令，并从内存模块中取数据后执行验证。

3.  根据权利要求1或2所述的加速取指装置，其特征在于，所述随机指令控制模块，包括存储模块，页表生成模块，第一指令和数据写入控制模块和第二指令写入控制模块，其中：
所述存储模块，用于存储验证微处理器的指令、数据，以及所述指令和数据的虚页号；
所述页表生成模块，用于为存储在存储模块中的虚页号分配物理页号，生成页表；
所述第一指令和数据写入控制模块，用于根据页表生成模块生成的页表，将指令和数据写入到内存模块中；
所述第二指令写入控制模块，用于根据页表生成模块生成的页表，将内存模块中至少一部分指令写入到指令高速缓存模块中。

4.  根据权利要求3所述的加速取指装置，其特征在于，所述验证微处理器的指令和数据是按经页表转换后的物理地址存储在内存模块中的；所述指令是通过物理地址生成的标签比较后写入到微处理器内部的指令高速缓存模块中的。

5.  根据权利要求4所述的加速取指装置，其特征在于，
所述微处理器内部指令高速缓存模块中的高速缓存行中不仅存储指令本身，还有指令对应的物理地址生成的标签。

6.  根据权利要求1或2所述的加速取指装置，其特征在于，所述验证微处理器的指令和数据信息包括：每条指令的可执行代码、指令中访存指令需要访问的数据，以及所述指令和数据的虚页号。

7.  一种微处理器指令级随机验证中加速取指的方法，其特征在于，包括下列步骤：
步骤A，读入验证微处理器的指令和数据信息；
步骤B，为指令和数据信息分配物理页号，生成页表；
步骤C，根据所生成的页表，将全部指令和数据写入到内存模块中；
步骤D，根据页表将内存模块中至少一部分指令写入到微处理器内部的指令高速缓存模块中。

8.  根据权利要求7所述的加速取指的方法，其特征在于，还包括下列步骤：
步骤E，被验证的微处理器以指令高速缓存模块优先、内存模块为辅的方式取指令执行。

9.  根据权利要求7或8所述的加速取指的方法，其特征在于，所述步骤A中，读入的用于验证微处理器的指令和数据信息包括每条指令的可执行代码，指令需要访问的数据，指令及数据的虚页号。

10.  根据权利要求9所述的加速取指的方法，其特征在于，所述步骤D包括下列步骤：
步骤D1，判断处理过指令数n是否等于总的要处理的指令数；如果是，则执行步骤D5；否则执行步骤D2；
步骤D2，根据一个高速缓存行的大小，确定每次要处理的指令条数m；
步骤D3，对m条指令中的每条指令，根据页表生成该指令的物理地址，利用物理地址生成该指令在高速缓存行中的标签；
步骤D4，比较m条指令的标签；如果所有m条指令的标签相同，则将该m条指令写入到一个高速缓存行，同时将标签也写入到该高速缓存行，并将处理过的指令数n加上m；否则，如果前m-1条指令的标签相同，则将前m-1条指令写入到一个高速缓存行，同时将前m-1条指令的标签也写入到该高速缓存行中，从第m条指令依次往前减一条指令，将剩下的指令的标签进行循环比较，前多少条指令的标签相同，就将前多少条指令写入到同一个高速缓存行中，直到最后一条指令；
步骤D5，指令写入指令高速缓存模块过程结束。

一种微处理器指令级随机验证中加速取指的装置和方法
技术领域
本发明涉及超大规模集成电路(VLSI)设计验证领域，特别是涉及一种在微处理器指令级随机验证中加速取指的装置和方法。
背景技术
在超大规模集成电路(Very Large Scale Integrated circuites，VLSI)设计验证领域，基于仿真的指令级随机验证是微处理器(CPU)验证最主要的验证方法。根据统计，整个微处理器验证过程中，超过四分之三的设计错误是通过运行指令级随机验证向量发现的。
而指令级随机验证向量发现设计错误的效率与运行这些验证向量所能触发的微处理器的状态有很大关系。如果指令级随机验证向量能够触发所有的微处理器内部状态，理论上就能发现所有的设计错误。
在现有技术中，微处理器设计一般采用超标量、超流水线的设计。流水线深度比较大是现有微处理器的一个重要特点。对微处理器中流水线设计的验证是微处理器验证中一项复杂和困难的任务。
为了对流水线进行充分的验证，需要指令级随机验证向量能够产生流水线的各种冲突、堵塞等情况。
基于仿真的指令级随机验证是微处理器验证最主要的验证方法，是在没有操作系统的基础上，直接运行指令级随机验证向量。在冯·诺依曼体系结构的计算机中，程序和数据都是存放在计算机内部的存储器中，任何程序在被计算机执行前，都要首先从存储器中取出。计算机内部的存储器一般包括置于微处理器外部的内存和置于微处理器内部的高速缓存(Cache)。
一般来说，在基于仿真的微处理器指令级随机验证中，只需要把程序和数据存放在计算机内存中，微处理器就会从内存中取数据和程序来执行，并在取指令和数据的过程中自动将存放/替换到高速缓存中。
图1描述了现有基于仿真的微处理器指令级随机验证方法中指令和数据在内存中的存放。图中的指令即微处理器验证中随机生成的指令，数据是这些指令中存取指令要访问的数据，每条指令及数据都有对应的虚页号，对每一个虚页号分配一个物理页号。页表是虚页号与物理页号对应的一个表。对于指令级的验证向量，所要做的就是根据给定的页表映射关系把指令和数据写入到微处理器运行环境的存储器中。
在现有技术中，指令级随机验证向量中的指令和数据是写入到微处理器运行环境中的内存中的。
现有技术中的一种微处理器验证中快速换页的装置，包括：控制模块，用于读入验证微处理器的指令和数据，以及指令和数据的虚页号；为每个虚页号分配物理页号，生成页表；根据页表将指令和数据写入到内存模块中；接收微处理器输出的缺页例外信号；将虚页号、物理页号以及缺页例外信号组合成符合TLB格式的数据，随机写入被验证的微处理器；被验证的微处理器，用于从内存模块中取指令和数据执行，并将缺页例外信号输入到随机指令控制模块；内存模块，用于存储验证微处理器的指令和数据。
但微处理器在执行这些指令时，首先需要将指令和指令需要访问的数据从内存中取到微处理器内部，由于内存的工作频率就远低于微处理器的工作频率了，很可能前面一次取出的指令在微处理器内部已经执行完毕，后面一次取的指令还没有到微处理器内部。这样造成的直接结果是：微处理器在执行完一些指令后，常常需要等待一些时间才能再次执行新取进来的指令，这样就导致了微处理器内部的流水线不能完全流水，流水线的各种状态就不能完全覆盖到，验证也就不充分。
发明内容
本发明的目的在于提供一种在微处理器指令级随机验证中加速取指的装置和方法，其克服现有技术中的缺陷，使微处理器取指能够快速返回，从而使得微处理器内部的流水线能够完全流水，验证充分。
为实现本发明目的而提供的一种在微处理器指令级随机验证中加速取指的装置，包括：
包括微处理器，随机指令控制模块，内存模块；
所述微处理器包括指令高速缓存模块；
其中：
所述随机指令控制模块，用于读入验证微处理器的指令和数据信息，并生成页表；根据页表将全部指令和数据写入到内存模块中；并将内存模块中至少一部分指令写入到微处理器的指令高速缓存模块中；
所述内存模块，用于存储验证微处理器的指令和数据；
所述指令高速缓存模块，用于存储至少一部分验证微处理器的指令。
所述的加速取指的装置的微处理器，用于以指令高速缓存模块优先、内存模块次之的方法，从指令高速缓存模块或者内存模块中取指令，并从内存模块中取数据后执行验证。
为实现本发明目的还提供一种微处理器指令级随机验证中加速取指的方法，包括下列步骤：
步骤A，读入验证微处理器的指令和数据信息；
步骤B，为指令和数据信息分配物理页号，生成页表；
步骤C，根据所生成的页表，将全部指令和数据写入到内存模块中；
步骤D，根据页表将内存模块中至少一部分指令写入到微处理器内部的指令高速缓存模块中。
所述的加速取指的方法，还包括下列步骤：
步骤E，被验证的微处理器以指令高速缓存模块优先、内存模块为辅的方式取指令执行。
本发明的有益效果：本发明的在微处理器指令级随机验证中加速取指的装置和方法，由随机指令控制模块将验证微处理器的指令写入到微处理器内部的指令高速缓存中。当微处理器开始执行指令时，首先会从高速缓存中取指令。因为微处理器可以在全速运行的状态下读取存放在高速缓存中的指令，因此可以使得微处理器内部的流水线充分流水，流水线的各种状态都能覆盖到，微处理器指令级随机验证充分。
附图说明
图1是现有技术中在微处理器指令级随机验证中指令和数据写入内存的框图；
图2是本发明实施例的在微处理器指令级随机验证中加速取指装置的结构示意图；
图3是本发明实施例的在微处理器指令级随机验证中加速取指方法流程图；
图4是本发明实施例的指令写入微处理器高速缓存的流程图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明的在微处理器指令级随机验证中加速取指的装置和方法进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明而不是对本发明的限制。
如图2所示，本发明实施例的在微处理器指令级随机验证中加速取指的装置，包括微处理器4，还包括随机指令控制模块1，内存模块2；
所述微处理器4包括指令高速缓存模块3。
其中，随机指令控制模块1，用于读入验证微处理器4的指令和数据信息，并生成页表；根据页表将全部指令和数据写入到内存模块2中；并将内存模块2中至少一部分指令写入到微处理器4的指令高速缓存模块3中。
所述内存模块2，用于存储验证微处理器4的指令和数据。
所述指令高速缓存模块3，用于存储至少一部分验证微处理器4的指令；
所述微处理器4，用于以指令高速缓存模块3优先、内存模块2次之的方法，从指令高速缓存模块3或者内存模块2中取指令，并从内存模块2中取数据后执行验证。
作为一种可实施方式，所述随机指令控制模块1读入的用于验证微处理器4的指令和数据信息包括：每条指令的可执行代码、指令中访存指令需要访问的数据、指令及数据的虚页号。
所述随机指令控制模块1，包括存储模块5，页表生成模块6，第一指令和数据写入控制模块7和第二指令写入控制模块8，其中：
所述存储模块5，用于存储验证微处理器4的指令、数据以及指令和数据的虚页号；
所述页表生成模块6，用于为存储在存储模块5中的虚页号分配物理页号，生成页表；
所述第一指令和数据写入控制模块7，用于根据页表生成模块6生成的页表，将指令和数据写入到内存模块2中；
所述第二指令写入控制模块8，用于根据页表生成模块6生成的页表，将内存模块2中至少一部分指令写入到指令高速缓存模块3中。
随机指令控制模块1将验证微处理器4的指令和数据以及指令及数据的虚页号读入到存储模块5；页表生成模块6为存储在存储模块5中虚页号分配物理页号，生成页表；第一指令及数据写入控制模块7，根据页表生成模块6生成的页表，将指令和访存需要的数据写入到内存模块2中；第二指令写入控制模块8，将至少一部分指令写入到微处理器4内部的指令高速缓存模块3中。
微处理器4以指令高速缓存模块3优先，内存模块2次之的方法从中取指令，从内存模块2中取数据执行；由于至少一部分，甚至是大部分的指令都已经写入到微处理器4内部的指令高速缓存模块3中，微处理器4执行时大部分取指都会在指令高速缓存模块3中查找命中到，因此微处理器4可以在全速运行的状态下读取存放在指令高速缓存模块3中的指令，使得微处理器4内部的流水线充分流水，流水线的各种状态都能覆盖到，对微处理器的流水线能够充分的验证。
作为一种可实施方式，所述指令和数据是按经页表转换后的物理地址存储在内存模块2中的；所述指令是通过物理地址生成的标签(Tag)比较后写入到微处理器4内部的指令高速缓存模块3中的。
作为一种可实施方式，所述微处理器4为MIPS兼容的微处理器，微处理器4内部的指令高速缓存模块3中的高速缓存行(cache行)中不仅有指令本身，还有指令对应的物理地址生成的标签(Tag)。
作为一种可实施方式，被验证的微处理器4的所述指令高速缓存模块3中的高速缓存(Cache)是按四路组相连的方式组成的。
相应于地，本发明实施例还公开一种微处理器指令级随机验证中加速取指的方法，其包括下列步骤：
步骤S100，读入验证微处理器4的指令和数据信息；
读入的用于验证微处理器4的指令和数据信息包括每条指令的可执行代码，指令需要访问的数据，指令及数据的虚页号。
所述指令是为验证微处理器4而按随机方法生成的指令。
步骤S200，为指令和数据信息分配物理页号，生成页表；
步骤S300，根据所生成的页表，将全部指令和数据写入到内存模块2中；
所述指令和数据都是按经页表转换后的物理地址存储在内存模块2中的。
步骤S400，根据页表将内存模块中至少一部分指令写入到微处理器4内部的指令高速缓存模块3中；
将指令写入到微处理器内部的指令高速缓存模块3中时，除了指令本身外，还要生成指令对应的标签(Tag)，并把标签(Tag)也写入到微处理器4内部的指令高速缓存模块3中；
所述指令通过物理地址生成的标签(Tag)比较后写入到微处理器4内部的指令高速缓存模块3中。
因为高速缓存的存取是以一个高速缓存行(cache行)为基本单位，因此每一个高速缓存行内的指令必须有相同的标签(Tag)；
根据页表生成模块6生成的页表，对每条指令生成物理地址后，根据物理地址生成每条指令的高速缓存行(Cache行)的标签(Tag)，利用标签(Tag)比较将指令按高速缓存行(Cache行)的组织方式写入到微处理器4内部的指令高速缓存模块3中。
因为后面的指令可能会将前面已经写入到指令高速缓存模块3中的指令替换掉，因此不是全部的指令都能写入到指令高速缓存模块3中的，只能将至少一部分，甚至是大部分的指令写入到指令高速缓存模块3中。
作为一种可实施方式，所述步骤S400包括下列步骤：
步骤S410，判断处理过指令数n是否等于总的要处理的指令数；如果是，则执行步骤S450；否则执行步骤S420；
步骤S420，根据一个高速缓存行(cache行)的大小，确定每次要处理的指令条数m；
例如高速缓存行的大小为32字节(byte)，则每次需要处理的指令条数为8。
步骤S430，对m条指令中的每条指令，根据页表生成该指令的物理地址，利用物理地址生成该指令在高速缓存行中的标签(Tag)；
步骤S440，比较m条指令的标签(Tag)；如果所有m条指令的标签相同，则将该m条指令写入到一个高速缓存行(cache行)，同时将标签也写入到该高速缓存行，并将处理过的指令数n加上m；否则，如果前m-1条指令的标签相同，则将前m-1条指令写入到一个高速缓存行，同时将前m-1条指令的标签也写入到该高速缓存行中，从第m条指令依次往前减一条指令，将剩下的指令的标签进行循环比较，前多少条指令的标签相同，就将前多少条指令写入到同一个高速缓存行中，直到最后一条指令；
写入的高速缓存行(cache行)可以是随机选择一个没有被写过的高速缓存行，也可以是从第0个没有被写过的高速缓存行，并依次增加。
步骤S450，指令写入指令高速缓存模块3过程结束。
步骤S500，被验证的微处理器4以指令高速缓存模块3优先、内存模块2为辅的方式取指令执行。
被验证的微处理器4执行写入到内存模块2和微处理器4内部的指令高速缓存模块3中的指令和数据，执行之前需要将指令和数据从内存模块2或者指令高速缓存模块3中取出，如果要取的指令在指令高速缓存模块3中命中，则直接从指令高速缓存模块3中取出，否则，到内存模块2中取出。
被验证的微处理器4取指令执行时，以指令高速缓存模块3优先、内存模块2为辅的方式取指令执行，即在取指令时，首先从指令高速缓存模块3中查找，如果在指令高速缓存模块3中查找到，即命中，则从微处理器内部的指令高速缓存模块3中取指令；如果在指令高速缓模块3中查找不到，即不命中，则从内存模块2中取指令和数据。
本发明实施例的微处理器指令级随机验证中加速取指的装置和方法，将验证微处理器的指令写入到微处理器内部的指令高速缓存模块中，对于一个有20000条指令的随机验证向量来说，如果跳转指令比较少的话，微处理器内部64K高速缓存(cache)的指令高速缓存模块完全可以放得下，如果跳转指令比较多，大部分的指令还是能放在指令高速缓存模块中的。当微处理器开始执行指令时，首先会从指令高速缓存模块中查找并取指令，如果在指令高速缓存模块中查找并命中，则直接从指令高速缓存模块中取指令，否则从内存模块中取指令。因为微处理器可以在全速运行的状态下读取存放在指令高速缓存模块中的指令，微处理器取指能够快速返回，因此可以使得微处理器内部的流水线充分流水，流水线的各种状态都能覆盖到，从而使得微处理器中流水线的各种状态都能充分地验证到。
最后应当说明的是，很显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型。