电感器元件、电感器元件制造方法以及具有在其上安装的电感器元件的半导体器件.pdf

一种电感器元件，其以多层导线结构形成，所述多层导线结构包括导线、使上方和下方的导线绝缘的绝缘层以及提供在绝缘层中并且连接上方和下方的导线的通孔，其中导线层是多个层压的层，其特征在于：至少一对垂直邻近的导线的至少一部分是卷曲导线；所述卷曲导线通过提供在其端部的通孔串联连接并且形成串联电感，其中垂直邻近的卷曲导线的电流方向相同；以及垂直邻近的卷曲导线的导线间电容大于在同一导线层中形成的其他卷曲导线之间的导线间电容。

1.  一种电感器元件，其以多层导线结构形成，所述多层导线结构包括导线、使上方和下方的导线绝缘的绝缘层以及提供在绝缘层中并且连接上方和下方的导线的通孔，其中导线层是多个层压的层，其特征在于：至少一对垂直邻近的导线的至少一部分是卷曲导线；卷曲导线通过提供在其端部的通孔串联连接并且形成串联电感，其中垂直邻近的卷曲导线的电流方向相同；以及垂直邻近的卷曲导线的导线间电容大于在同一导线层中形成的其他卷曲导线之间的导线间电容。

2.  根据权利要求1所述的电感器元件，其中垂直邻近的卷曲导线被提供在不小于三层导线层中，以及不小于三层的卷曲导线通过通孔串联连接以使电流的流动方向相同。

3.  根据权利要求1所述的电感器元件，其中卷曲导线的导线宽度大于卷曲导线的导线高度。

4.  根据权利要求1所述的电感器元件，其中在同一导线层中形成的其他卷曲导线之间的间隔等于或大于垂直邻近的卷曲导线之间的间隔。

5.  根据权利要求4所述的电感器元件，其中绝缘地分离垂直邻近的卷曲导线的导线的绝缘膜的有效相对介电常数大于绝缘地分离在同一导线层中形成的其他卷曲导线的绝缘膜的有效相对介电常数。

6.  根据权利要求1所述的电感器元件，其中：卷曲导线中的至少一个包括具有两个圈的形状；除了具有两个圈的卷曲导线之外的卷曲导线包括具有一个圈的形状；以及包括一个圈的形状的至少两个卷曲导线形成在同一导线层中。

7.  根据权利要求1所述的电感器元件，其特征在于由至少两层卷曲导线形成。

8.  根据权利要求1所述的电感器元件，其中位于最上层中的卷曲导线中的至少一个包括同一导线层中具有两个圈的形状。

9.  根据权利要求1所述的电感器元件，其中位于最低层中的卷曲导线中的至少一个包括同一导线层中的具有两个圈的形状。

10.  根据权利要求1所述的电感器元件，其中卷曲导线的所有导线高度基本相同。

11.  根据权利要求1所述的电感器元件，其中连接到卷曲导线的端部的、用于电连接到外部元件的引出导线中的至少一个形成在与其中形成卷曲导线的导线层不同的导线层中。

12.  根据权利要求1所述的电感器元件，其中通过伸长位于卷曲导线的最外周的任何导线来形成连接到卷曲导线的端部的、用于电连接到外部元件的引出导线中的至少一个。

13.  根据权利要求1所述的电感器元件，其中在同一导线层中形成的其他卷曲导线之间的距离在同一导线层中全都基本相同。

14.  根据权利要求1所述的电感器元件，其中卷曲导线包括缝隙。

15.  根据权利要求11所述的电感器元件，其中引出导线包括缝隙。

16.  根据权利要求1所述的电感器元件，其中在形成卷曲导线的导线层中形成多个虚置金属，以及接近卷曲导线侧的虚置金属的密度低于远离卷曲导线侧的虚置金属的密度。

17.  根据权利要求1所述的电感器元件，其中在位于形成卷曲导线的导线层上方或下方的层中的导线层中形成多个虚置金属，以及接近卷曲导线侧的虚置金属的密度低于远离卷曲导线侧的虚置金属的密度。

18.  一种用于制造电感器元件的方法，包括：形成其中提供绝缘膜上的卷曲导线和连接卷曲导线的通孔的导线层的步骤；层压导线层的步骤，其中垂直邻近的卷曲导线的导线间电容大于形成在同一导线层中的其他卷曲导线之间的导线间电容；以及形成用于将卷曲导线电连接到外部元件的引出导线的步骤。

19.  一种半导体器件，包括根据权利要求1-17中的任何一项所述的电感器元件。

电感器元件、电感器元件制造方法以及具有在其上安装的电感器元件的半导体器件
技术领域
[0001]
本发明涉及一种在半导体衬底上形成的电感器元件、用于制造所述电感器元件的方法以及包括电感器元件的半导体器件。
背景技术
[0002]
随着最新半导体元件的小型化和高集成度，由金属导线形成的感应元件，即电感器元件被形成在半导体器件中，目的是改善工作频率并且实现低噪声/高稳定性。
[0003]
作为半导体器件的组件的晶体管由于小型化、高集成度等正经历性能改善。然而，电感器元件的电感由在金属导线中流动的电流和所述电流引起的磁场来确定；并且因此，当电路设计者努力实现期望的电感值时，芯片表面面积必须是至少几十μm×几十μm，并且较大时为几百μm×几百μm；并且这导致芯片表面面积增加并且也使半导体器件的制造成本增加。换句话说，即使在对包括晶体管等的半导体器件的结构元件实行小型化的情况下，原则上难以按比例减小(即小型化)电感器元件；并且因此，电感器元件不幸地导致半导体器件的成本增加。
[0004]
此外，在使用硅衬底作为形成半导体器件的衬底的情况下，由于硅衬底的高电导率和高相对介电常数而在电感器元件下部的硅衬底中产生的损耗使电感器元件的性能退化。这由于形成电感器元件的金属导线和硅衬底之间的寄生电容而主要表现为较低的自谐振频率。
[0005]
此外，对于使用由铜制成并且把铜作为主要成分的、通过最近主流的镶嵌工艺形成的金属导线的半导体器件而言，为了保持层间绝缘膜的平坦性而执行平坦化工艺；并且因此必须也在没有形成金属导线的区域中放置岛状金属(在下文被称作“虚置金属”)；但是虚置金属存在于在电感器导线和硅衬底之间；并且由此电感器导线和硅衬底之间的实际有效距离被减小虚置金属的厚度的量；并且结果，寄生电容不幸增加。
[0006]
为解决这些问题，例如，在专利文献1、专利文献2以及专利文献3中公开的技术通过在层压的多导线层中的每一层中形成螺旋电感器并且串联连接每个导线层的螺旋电感器来形成电感器元件，并且由此改善每单元表面面积的电感。图22是专利文献1中公开的半导体器件的基本部分的示意性立体图；图23A是示出专利文献2中公开的半导体器件下方的层的螺旋电感器的示意性顶视图；图23B是示出半导体上层的螺旋电感器的示意性顶视图；以及图24是示出专利文献3中公开的半导体集成电路的螺旋电感器的示意性顶视图。
[0007]
如图22到图24所示，在通过利用两个导线层制造螺旋电感器并且串联连接这些电感器来形成电感器元件的情况下，与利用具有相同表面面积的单个导线层形成的电感器元件相比，可以获得大约两倍的电感值。
[0008]
此外，在专利文献4和专利文献5中公开了通过层压在一部分中具有凹口的环形导线并且相互串联连接这些环形导线而形成的螺线管形状的电感器元件。
[0009]
图25A是从专利文献6中公开的半导体器件的第二导线52侧的示意性顶视图；以及图25B是从其第一导线51侧(半导体衬底侧)的示意性底视图。专利文献6中公开的技术减小由两层金属导线，即第一导线51和第二导线52形成的电感器元件的上部和下部导线之间的信号延迟，并且抑制由于负互感而导致的电感值减小。
[0010]
专利文献1：未经审查的日本实用新型申请公布No.S60-136156
专利文献2：未经审查的日本专利申请KOKAI公布No.S61-265857
专利文献3：未经审查的日本专利申请KOKAI公布No.H03-089548
专利文献4：未经审查的日本专利申请KOKAI公布No.2001-351980
专利文献5：未经审查的日本专利申请KOKAI公布No.H06-61058
专利文献6：专利No.2976926
发明内容
[0011]
然而，上述传统技术具有下文中所说的问题。在通过根据专利文献1到3的传统技术实现现在广泛利用的多层导线结构的情况下，存在的主要问题是关于导线之间的寄生电容。具体地说，随着最新半导体器件的小型化，在半导体衬底上形成的多层金属导线经常由具有膜厚度不大于1μm的金属薄膜形成；并且垂直层压金属导线之间的距离经常也是不大于1μm的间隔。
[0012]
图4是最近广泛使用的半导体衬底上的多层导线结构的提取部分的示意性横截面图。如图4中所示，在第一导线层101中形成具有固定导线宽度w和导线高度t的第一导线1a和1b；并且在第二导线层102中形成具有固定导线宽度w和导线高度t的第二导线2a和2b，所述第二导线层102是第一导线层101下方的层。在第一导线层101和第二导线层102之间提供具有厚度h的绝缘膜；第一导线1a和1b邻近地形成并且被分隔导线间距离s；以及类似地，第二导线2a和2b邻近地形成并且被分隔导线间距离s。此外，第一导线1a和第二导线2a相邻地形成并且被分隔导线间距离h；以及类似地，第一导线1b和第二导线2b相邻地形成并且被分隔导线间距离h。
[0013]
如图4中所示，导线电容10a存在于同一导线层中的互相邻近的第一导线1a和第一导线1b之间；导线电容10b类似地存在于第二导线2a和第二导线2b之间；导线电容11a存在于互相垂直邻近的第一导线1a和第二导线2a之间；以及导线电容11b类似地存在于第一导线1b和第二导线2b之间。
[0014]
在图4中示出的导线之间的间隔中，互相垂直邻近的导线之间的间隔即第一导线1a和第二导线2a之间以及第一导线1b和第二导线2b之间的导线间隔由第一导线层101和第二导线层102之间的绝缘膜的厚度h确定；以及厚度h由半导体器件的制造工艺的约束确定在固定值处。因此，半导体器件的电路设计者不能自由地确定互相垂直邻近的导线之间的间隔。另一方面，电路设计者可以自由地确定同一导线层中互相邻近的导线之间的间隔，即第一导线1a和第一导线1b之间以及第二导线2a和第二导线2b之间的导线间隔；但是所允许的最小间隔由制造工艺的约束来确定。此外，电感器元件的导线的导线宽度w由电感器元件的串联电容和电迁移耐力方面确定。
[0015]
在配置专利文献1到3中公开的传统技术的层压电感器元件的情况下，上述设计约束有问题。换句话说，为实现具有与电路设计者设计的电路相称的串联电阻值以及足够的电迁移耐力的导线，在第一导线1a和1b以及第二导线2a和2b的导线宽度w被形成得不小于固定导线宽度的情况下，如图4中所示，相互垂直邻近的导线之间的电容11a和11b不幸地大于同一导线层中互相邻近的导线之间的电容10a和10b。
[0016]
换句话说，对于其中如专利文献1到3中公开的传统技术通过串联连接垂直层压的多个螺旋电感器来形成电感器元件的结构而言，在相互垂直邻近的导线之间的寄生电容大于同一导线层中互相邻近的导线之间的寄生电容的情况下，并且在上层导线是输入端子并且下层导线是输出端子的情况下，在输出端子和输出端子之间出现大的寄生电容。结果，输入和输出之间的表观(apparent)寄生电容即整个电感器元件的寄生电容变大；导致其中形成电感器元件的半导体器件等的窄频带；引起性能退化；以及尤其在工作频率高的情况下使半导体器件的性能大大退化。
[0017]
此外，在例如垂直层压的螺旋电感器之间的距离形成得足够大以解决相互垂直邻近的导线之间的电容11a和11b大于同一导线层中互相邻近的导线之间的电容10a和10b的问题的情况下，另一个电感器导线不能形成在多个电感器之间的导线层中；并且因此，电感器元件的表面面积效率不幸地降低了。
[0018]
此外，在使用镶嵌工艺作为导线形成方法的情况下，岛状虚置金属也被放置在没有形成导线的区域中；并且在多个电感器导线之间存在虚置金属的情况下，在多个电感器之间出现的导线的之间的寄生电容大；并且不幸地，电感器元件的性能退化。
[0019]
另外，根据专利文献3中公开的传统技术，为减小相互垂直邻近的导线之间的寄生电容，上部和下部导线被设置成在突出到平面上时不重叠；但是根据本发明人的研究，即使在上部和下部导线被设置成在突出到平面上时不重叠的情况下，在这些导线之间也出现电力线；以及对于特别大的寄生电容而言不能获得减小效果。此外，为在突出到平面上时将上部和下部导线设置得不重叠，导线之间的间隔必须是等于或不小于导线的导线宽度的宽度；并且因此，在电感器元件的表面面积增加中出现了新的问题。
[0020]
此外，在专利文献4中，公开了其中诸如磁性材料等的螺线管结构围绕柱状结构的结构，作为用于高频噪声抑制而形成的LC滤波器的一部分；但是没有特别注意减小由所述结构实现的电感器元件的电感值和使电感器元件的性能退化的寄生电容。
[0021]
在专利文献4中，增加形成螺线管线圈的导线层或增加螺线管线圈的横截面面积被列举作为增加电感器元件的电感值的方法；但是通常半导体器件的导线层的数目具有制造成本和设计环境等的约束；并且非常难以仅为电感器元件增加导线层的数目。此外，在通过增加螺线管线圈的横截面面积来增加电感器元件的电感值的情况下，电感器元件在半导体器件中占用的表面面积增加；并且此外，到周围环境的磁漏由于电感器元件变大而变大；并且因此信号干扰等消极效果也不幸地施加到其他相邻电感器元件和导线上。
[0022]
此外，在形成具有大表面面积的电感器元件的情况下，大的寄生电容出现在电感器元件和半导体衬底之间并且使电感器元件的性能退化。结果，例如对于诸如放大器和发送器的处理高速逻辑信号、模拟信号等的半导体器件而言，不幸地是设计者不能获得预期足够的电感值。
[0023]
此外，在专利文献4中也公开了其中在螺线管结构的中心的柱状结构相对于半导体衬底水平放置；但是根据所述结构，如上所述，由于最新半导体器件的小型化，常规半导体器件的厚度至多是几μm；并且因此，为获得足够的电感值，必须在螺线管形状中设置多个导线；并且结果，电感器元件占用的表面面积不幸变得非常大。
[0024]
另一方面，在专利文献5中，公开了通过串联连接在一部分中具有凹口的环形导线而形成的电感器元件。所述电感器元件具有几乎与专利文献4中的配置相同的配置，并且因此具有与专利文献4的问题类似的问题。换句话说，在专利文献5中，必须增加导线层的数目以增加电感器元件的电感值；但是根据上述说明，通常半导体器件的导线层的数目具有制造成本和设计环境等的约束；并且不幸地是设计者很难确定导线层的数目。
[0025]
换句话说，在专利文献4和5中公开的传统技术中增加电感值的情况下，必须将环形导线层压成多层。根据以上描述，在半导体器件中实际使用的导线层的数目被限制；并且在专利文献4和5中公开的传统技术中，获得的电感值受导线层的数目以及电感器元件占用的表面面积限制。在假设将环形导线的直径做得更大以获得更大的电感值的情况下，在电感器元件和半导体衬底之间出现大的寄生电容；并且不幸地是，电感器元件的性能大大退化。
[0026]
此外，在专利文献4和5中公开的传统技术中，没有考虑导线间电容，所述导线间电容是电感器元件性能退化的因素。换句话说，螺线管线圈状电感器元件由有限数目的导线层形成；并且因此没有考虑在环形导线在同一导线层中形成多个圈的情况下出现的寄生电容的减小方法；并且不幸地是难以实现达到表面面积减小并且寄生电容减小的电感器元件。
[0027]
另一方面，在图25中所示的专利文献6中公开的技术中，在垂直邻近的第一导线51和第二导线52之间的信号传播时间被缩短；并且由此使导线之间的相互作用更小；并且能够改善电感器元件的高频特性。然而，在该传统技术中，形成电感器元件的导线层的数目仅两层；并且因此必须提供将电感器元件的输入端子和输出端子引出到元件的外部区域的引出导线；必须设置电感器元件的导线以避开所述引出线；以及存在布局约束。由于布局约束，如图25中所示，其中电流同相流动的导线不能彼此相邻设置；并且因此相邻导线之间的互感小；并且结果，不幸地是表面面积效率降低。通过这样的布局约束，需要大的芯片表面面积以获得期望的电感值；并且不幸地是，表面面积效率降低。
[0028]
此外，在专利文献6中公开的技术中，没有考虑变成电感器元件性能退化的因素的导线间电容。换句话说，螺线管线圈状电感器元件由有限数目的导线层形成；并且因此没有考虑在导线在同一导线层中形成多个圈的情况下出现的寄生电容的减小方法；并且不幸地是难以实现达到表面面积减小并且寄生电容减小的电感器。
[0029]
在考虑相关问题的情况下来构思本发明，并且旨在提供具有减小的非故意(unintended)寄生电容和高性能的电感器元件、其制造方法以及包含所述电感器元件的半导体器件。
[0030]
以多层导线结构形成的根据本发明的电感器元件特征在于：至少一对垂直邻近导线的至少一部分是卷曲导线；所述卷曲导线通过在其端部提供的通孔串联连接并且形成串联电感，其中所述垂直邻近的卷曲导线的电流方向相同；并且垂直邻近卷曲导线的导线间电容大于在同一导线层中形成的其他卷曲导线之间的导线间电容。所述多层导线结构包括导线、使导线上方和下方绝缘的绝缘层以及提供在绝缘层中并且连接导线上方和下方的通孔的，其中导线层是多个层压的层。
[0031]
由此，在输入端子和输出端子与位于输入端子和输出端子正下方或正上方的导线之间产生使电感器元件的高频特性退化的寄生电容中的最主要寄生电容；并且由此可以减小整个电感器元件的表观寄生电容。
[0032]
此外，垂直邻近的卷曲导线被提供在不小于三个导线层中；以及所述不小于三层的卷曲导线可以通过通孔串联连接以使电流的流动方向相同。
[0033]
卷曲导线的导线宽度大于卷曲导线的导线高度是有利的。
[0034]
此外，有利的是在同一导线层中形成的其他卷曲导线之间的间隔等于或大于垂直邻近的卷曲导线之间的间隔。
[0035]
有利的是绝缘地分离垂直邻近的卷曲导线的导线的绝缘膜的有效相对介电常数大于绝缘地分离在同一导线层中形成的其他卷曲导线的绝缘膜的有效相对介电常数。
[0036]
在根据本发明的电感器元件中，卷曲导线中的至少一个包括具有两个圈的形状；除了具有两个圈的卷曲导线之外的卷曲导线包括具有一个圈的形状；以及包括一个圈的形状的至少两个卷曲导线可以形成在同一导线层中。
[0037]
另外，有利的是根据本发明的电感器元件由至少两层卷曲导线形成。
[0038]
位于最上层中的卷曲导线中的至少一个可以包括同一导线层中具有两个圈的形状。
[0039]
此外，位于最低层中的卷曲导线中的至少一个在同一导线层中可以包括同一导线层中具有两个圈的形状。
[0040]
卷曲导线的所有导线高度可以基本相同。
[0041]
在根据本发明的电感器元件中，有利的是连接到卷曲导线的端部、用于电连接到外部元件的引出导线中的至少一个形成在与其中形成卷曲导线的导线层不同的导线层中。
[0042]
由此，不再必需将卷曲导线形成为避开引出导线；并且因此，可以以高密度地设置导线；并且由此，可以减小电感器元件占用的表面面积并且实现具有高表面面积效率的电感器元件。
[0043]
此外，可以通过伸长位于卷曲导线的最外周的任何导线来形成连接到卷曲导线的端部的、用于电连接到外部元件的引出导线中的至少一个。
[0044]
有利的是在同一导线层中形成的其他卷曲导线之间的距离在同一导线层中全都基本相同。
[0045]
由此，形成电感器元件的导线可以以高密度来设置，并且因此可以形成占用小的表面面积的电感器元件。此外，在同一导线层中相邻导线的导线间距离被邻近地设置的情况下，互感大；并且因此，可以改善电感器元件的表面面积效率。由此，可以有效率地累积磁能；并且可以抑制相邻元件的磁信号干扰。
[0046]
此外，卷曲导线可以具有缝隙。
[0047]
此外，引出导线可以具有缝隙。
[0048]
在根据本发明的电感器元件中，有利的是在其中形成卷曲导线的导线层中复数地形成虚置金属，并且邻近卷曲导线侧的虚置金属的密度低于远离卷曲导线侧的虚置金属的密度。
[0049]
另外，有利的是在位于其中形成卷曲导线的导线层上方或下方的层中的导线层中复数地形成虚置金属，以及邻近卷曲导线侧的虚置金属的密度低于远离卷曲导线侧的虚置金属的密度。
[0050]
根据本发明的电感器元件的制造方法包括：形成导线层的步骤，其中提供在绝缘膜上的卷曲导线和连接卷曲导线的通孔；层压导线层的步骤，其中垂直邻近卷曲导线的导线间电容大于在同一导线层中形成的其他卷曲导线之间的导线间电容；以及形成引出导线的步骤，所述引出导线用于将卷曲导线电连接到外部元件。
[0051]
根据本发明的半导体器件包括上述电感器元件。
[0052]
发明的效果
根据本发明，在输入端子和输出端子与位于输入端子和输出端子正下方或正上方的导线之间产生使电感器元件的高频特性退化的寄生电容中的最主要寄生电容；并且由此，可以减小电感器元件的非故意寄生电容；以及可以减小整个电感器元件的表观寄生电容。由此，可以改善包括所述电感器元件的半导体器件的高频特性。
附图说明
[0053]
图1是示出根据本发明的第一示例性实施例的电感器元件的示意性立体图。
图2A是示出图1中所示的第一导线1a的示意性顶视图；图2B类似地是示出第二导线2a的示意性顶视图；图2C类似地是示出第三导线3a的示意性顶视图；以及图2D类似地是示出第四导线4a的示意性顶视图。
图3A是示出在第一导线层101中形成的第一导线的示意性顶视图；图3B是示出在第二导线层102中形成的第二导线的示意性顶视图；图3C是示出在第三导线层103中形成的第三导线的示意性顶视图；以及图3D是示出在第四导线层104中形成的第四导线的示意性顶视图。
图4是半导体衬底上的多层导线结构的提取部分的示意性横截面图。
图5A到D是示出图2A到D的其他实施例的示意性顶视图。
图6是根据示例性实施例的电感器元件的等效电路图。
图7是重绘的图6的等效电路图，其中考虑电容C₁、C₂、C₃以及C₄的大小关系；C₃和C₄与C₁相比十分小并且因此可以忽略；并且此外C₂也比C₁小并且被忽略。
图8是示出图7和图27中所示的电感器元件的输入和输出之间的电感对频率的依赖性的曲线图，根据每个电感器元件的等效电路的输入和输出之间的总阻抗来计算。
图9是以步骤方式示出用于制造根据本发明的第一示例性实施例的电感器元件的方法的示意性横截面图。
图10A是示出根据本发明的第二示例性实施例的电感器元件的第一导线层101的示意性顶视图；图10B是示出根据本发明的第二示例性实施例的电感器元件的第二导线层102的示意性顶视图；图10C是示出根据本发明的第二示例性实施例的电感器元件的第三导线层103的示意性顶视图；以及图10D是示出根据本发明的第二示例性实施例的电感器元件的第四导线层104的示意性顶视图。
图11A是示出在根据本发明的第四示例性实施例的电感器元件的第一导线层101中形成的第一导线的示意性顶视图；图11B是示出在根据本发明的第四示例性实施例的电感器元件的第二导线层102中形成的第二导线的示意性顶视图；图11C是示出在根据本发明的第四示例性实施例的电感器元件的第三导线层103中形成的第三导线的示意性顶视图；以及图11D是示出在根据本发明的第四示例性实施例的电感器元件的第四导线层104中形成的第四导线的示意性顶视图。
图12A是示出在根据本发明的第五示例性实施例的电感器元件的第一导线层101中形成的第一导线的示意性顶视图；图12B是示出在根据本发明的第五示例性实施例的电感器元件的第二导线层102中形成的第二导线的示意性顶视图；图12C是示出在根据本发明的第五示例性实施例的电感器元件的第三导线层103中形成的第三导线的示意性顶视图；以及图12D是示出在根据本发明的第五示例性实施例的电感器元件的第四导线层104中形成的第四导线的示意性顶视图。
图13是根据本发明的第六示例性实施例的电感器元件的导线的提取部分的示意性平面图。
图14A是示出在根据本发明的第六示例性实施例的电感器元件的第一导线层101中形成的第一导线的示意性顶视图；图14B是示出在根据本发明的第六示例性实施例的电感器元件的第二导线层102中形成的第二导线的示意性顶视图；图14C是示出在根据本发明的第六示例性实施例的电感器元件的第三导线层103中形成的第三导线的示意性顶视图；以及图14D是示出在根据本发明的第六示例性实施例的电感器元件的第四导线层104中形成的第四导线的示意性顶视图。
图15是示出根据本发明的第八示例性实施例的电感器元件的第一导线层101的示意性顶视图。
图16是示出位于第一导线层101下方的层上的导线层的虚置金属设置的示意性横截面图。
图17A是根据本发明的第九示例性实施例的半导体器件的示意性顶视图；以及图17B是沿图17A的线A-A的横截面图。
图18是根据本发明的第九示例性实施例的半导体器件的电路图。
图19A是根据本发明的第十示例性实施例的半导体器件的提取基本部分的示意性顶视图；以及图19B是沿图19A的线A-A的横截面图。
图20是根据本发明的第十一示例性实施例的半导体器件的提取基本部分的示意性顶视图。
图21是根据本发明的第十二示例性实施例的半导体器件的提取基本部分的示意性顶视图。
图22是传统技术的半导体器件的基本部分的示意性立体图。
图23A示出传统技术的半导体器件下方的层的螺旋电感器的示意性顶视图；以及图23B是示出传统技术的半导体器件的上层的螺旋电感器的示意性顶视图。
图24是示出传统技术的半导体集成电路的螺旋电感器的示意性顶视图。
图25A是从第二导线52侧的示意性顶视图；并且图25B类似地是从第一导线51侧(半导体衬底侧)的示意性底视图。
图26是传统技术的电感器元件的等效电路图。
图27是重绘的图26的等效电路图，其中考虑电容C₁、C₂、C₃以及C₄的大小关系；C₃和C₄与C₁相比十分小并且因此可以忽略；并且此外C₂也比C₁小并且被忽略。
[0054]
附图标记说明
1a、1b、1c、51：第一导线
2a、2b、2c、2d、52：第二导线
3a、3b、3c、3d：第三导线
4a、4b：第四导线
5a、5b、5c：缝隙
6a到6m、7a到7c：通孔
8、8a：第一引出导线
8b、9：第二引出导线
10：绝缘膜
11：下层绝缘膜
12：导线凹槽
13：金属膜
21a、21b、21c、21d：虚置金属组
22：在正上方形成电感器导线的区域
30：半导体衬底
31：元件分隔绝缘膜
32：层间绝缘膜
33：电源导线
34：电感器元件
35：电阻元件
36：晶体管
37：输入端子
38：输出端子
39：接地导线
40：扩散层
41：金属导线
42：接触
43：凹口
44、45：导线组
具体实施方式
[0055]
接着，参考附图来详细描述本发明的示例性实施例。所有附图示意性地示出本发明的示例性实施例；并且根据本发明的结构尺寸不由附图的组件的比例规定。首先描述本发明的第一示例性实施例。
[0056]
图1是示出根据该示例性实施例的电感器元件的示意性立体图；图2A是示出图1中所示的第一导线1a的示意性顶视图；图2B类似地是示出第二导线2a的示意性顶视图；图2C类似地是示出第三导线3a的示意性顶视图；图2D类似地是示出第四导线4a的示意性顶视图；图3A是示出在第一导线层101中形成的第一导线的示意性顶视图；图3B是示出在第二导线层102中形成的第二导线的示意性顶视图；图3C是示出在第三导线层103中形成的第三导线的示意性顶视图；图3D是示出在第四导线层104中形成的第四导线的示意性顶视图；图4是半导体衬底上的多层导线结构的提取部分的示意性横截面图；图5A到D是示出图2A到D的其他实施例的示意性顶视图；图6是根据该示例性实施例的电感器元件的等效电路图；图7是重绘的图6的等效电路图，其中考虑电容C₁、C₂、C₃以及C₄的大小关系；C₃和C₄与C₁相比十分小并且因此可以忽略；并且此外C₂也比C₁小并且被忽略；图8是示出图7和图27中所示的电感器元件的输入和输出之间的电感对频率的依赖性的曲线图，根据每个电感器元件的等效电路的输入和输出之间的总阻抗来计算；图9是以步骤的方式示出用于制造根据该示例性实施例的电感器元件的方法的示意性横截面图；图26是传统技术的电感器元件的等效电路图；以及图27是等效电路图，其中类似于图7地重绘图26。
[0057]
如图1和图2中所示，根据该示例性实施例的电感器元件的第四导线4a以线圈形状缠绕大约两圈，所述线圈形状具有以下设置的间隔，所述间隔使得相邻部分在半导体衬底(未示出)上的绝缘膜(未示出)中的同一平面中不接触。然后，在第四导线4a内侧的纵向端部上部面上形成通孔6c；以及在外侧的纵向端部上部面上形成通孔6d。由此配置第四导线层104。
[0058]
通孔6c连接到线圈状第三导线3a的一个纵向端部下部面，所述线圈状第三导线3a形成在位于第四导线层104上方的第三导线层103中并且在一部分中具有凹口；以及在第三导线3a的另一个纵向端部上部面上形成通孔6b。
[0059]
通孔6b连接到线圈状第二导线2a的一个纵向端部下部面，所述线圈状第二导线2a形成在位于第三导线层103上方的第二导线层102中并且在一部分中具有凹口；以及在第二导线2a的另一个纵向端部上部面上形成通孔6a。
[0060]
通孔6a连接到线圈状第一导线1a的一个纵向端部下部面，所述线圈状第一导线1a形成在位于第二导线层102上方的第一导线层101中并且在一部分中具有凹口；以及在第一导线1a的另一个纵向端部上部面上形成通孔7a。通孔7a连接到在位于第一导线层101上方的导线层中形成的第一引出导线8；通孔7b连接到第一引出导线8；以及通孔7b连接到在位于第一引出导线8上方的导线层中形成的第二引出导线9。
[0061]
此外，在第四导线4a外侧的纵向端部上部面上形成的通孔6d连接到第三导线3b的一个纵向端部下部面，所述第三导线3b的一个纵向端部下部面形成为围绕第三导线层103中的第三导线3a。类似地，导线(未示出)通过通孔(未示出)也连接到第三导线3b的另一个纵向端部上部面；并且由此，形成根据该示例性实施例的电感器元件。在此，对于如图2A到D中所示的每层而言，在每层中形成的导线的凹口位置是不同的；以及在垂直层叠的线圈状导线中流动的电流方向相同。在图1中，第三导线3b被表示为箭头；但是第三导线3b是类似于第一导线1a到第三导线3a的在一部分中具有凹口的线圈状导线。此外，由于担心附图变得复杂并且阻碍读者的理解，所以在图1的图性表示中省略连接到第三导线3b的导线。
[0062]
在根据该示例性实施例的电感器元件具有四个导线层以及三个圈的情况下，如图3D中所示，第四导线4b被形成为围绕第四导线层104中的第四导线4a；通孔6i被形成在第四导线4b的一个纵向端部上部面上；以及在外侧方向上伸长地安置另一个纵向端部。
[0063]
另外，如图3C中所示，第三导线3b被形成为围绕第三导线层103中的第三导线3a；以及通孔6e被形成在没有连接到通孔6b的第三导线3b的纵向端部上部面上。此外，第三导线3c被形成为围绕第三导线3b；以及通孔6h被形成在没有连接到通孔6i的第三导线3c的纵向端部上部面上。然后，在第四导线4b上形成的通孔6i被连接到在其上没有提供通孔6h的第三导线3c的纵向端部下部面；以及在第四导线4a中形成的通孔6d被连接到在其上没有提供通孔6e的第三导线3b的纵向端部下部面。
[0064]
此外，如图3B中所示，第二导线2b被形成为围绕第二导线层102中的第二导线2a；以及通孔6f被形成在第二导线2b的一个纵向端部上部面上。此外，第二导线2c被形成为围绕第二导线2b；以及通孔6g被形成在第二导线2c的一个纵向端部上部面上。在第三导线3b上形成的通孔6e被连接到在其上没有提供通孔6f的第二导线2b的纵向端部下部面；以及在第三导线3c的端部上部面上形成的通孔6h被连接到在其上没有提供通孔6g的第二导线2c的纵向端部下部面。
[0065]
此外，如图3A中所示，第一导线1b被形成为缠绕大约两圈以围绕第一导线层101中的第一导线1a。在第二导线2b上形成的通孔6f被连接到第一导线1b的一个纵向端部下部面；以及在第二导线2c的端部上部面上形成的通孔6g被连接到第一导线1b的另一个纵向端部下部面。由此形成具有四个导线层和三个圈的电感器元件，所述导线层串联连接使得相互垂直的相邻导线之间流动的电流的方向相同。
[0066]
根据该示例性实施例的电感器元件被形成为使得形成电感器元件的导线的相互垂直邻近导线之间的导线间电容大于同一导线层中相互邻近的导线之间的导线间电容。换句话说，根据该示例性实施例的电感器元件具有以下配置，所述配置使得例如在由如图4中所示的示意性横截面图中的第一导线1a和1b与第二导线2a和2b的导线宽度w和导线间隔s来确定的导线之间的寄生电容中，相互垂直邻近的导线之间的寄生电容11a和11b大于同一导线层中相互邻近的导线之间的寄生电容10a和10b。
[0067]
根据该示例性实施例的电感器元件具有以下配置，在所述配置中不但对于第一导线1a和1b与第二导线2a和2b，而且类似地对于其他相互邻近的导线，相互邻近的导线之间存在的寄生电容具有的相互垂直邻近的导线之间的寄生电容大于同一导线层中相互邻近的导线之间的寄生电容。相互邻近的导线之间的电容由电感器元件的导线高度和导线宽度、相邻导线之间的距离以及相互邻近的导线之间存在的绝缘物质的有效相对介电常数来规定。因此，在图4中，其中相互垂直邻近的导线之间的寄生电容11a和11b变得大于同一导线层中相互邻近的导线之间的寄生电容10a和10b的条件由下面的公式表示。
[0068]
[公式1]
ϵ 1 × w h > ϵ 2 × t s ]]>
[0069]
在此，ε₁是在第一导线层101和第二导线层102之间形成的绝缘膜的相对介电常数；h是第一导线层101和第二导线层102之间形成的绝缘膜的厚度；w是第一导线1a、第一导线1b、第二导线2a以及第二导线2b的导线宽度；t是第一导线1a、第一导线1b、第二导线2a以及第二导线2b的导线高度；ε₂是在第一导线1a和第一导线1b之间以及第二导线2a和第二导线2b之间存在的绝缘膜的相对介电常数；以及s是第一导线1a和第一导线1b之间以及第二导线2a和第二导线2b之间的导线间隔。
[0070]
图4中所示的电感器元件具有满足以上列举的公式1的配置，并且因此可以获得减小电感器元件的寄生电容的效果。
[0071]
如以上列举的公式1中所示，有利的是卷曲导线的导线宽度(w)大于卷曲导线的导线高度(t)。此外，有利的是在同一导线层中形成的其他卷曲导线之间的间隔(s)等于或大于到垂直邻近的卷曲导线的间隔(h)。此外，有利的是绝缘地分离相互垂直邻近的卷曲导线的绝缘膜的有效相对介电常数(ε₁)大于绝缘地分离在同一导线层中形成的其他卷曲导线的绝缘膜的有效相对介电常数(ε₂)。
[0072]
另外，对于根据该示例性实施例的电感器元件而言，有利的是相互垂直邻近的导线之间的寄生电容满足大于同一导线层中相互邻近的导线之间的寄生电容的条件，并且还有利的是同一导线层中的相互邻近的导线被邻近地设置。由此，可以使同一导线层中相互邻近的导线之间的互感更大；并且可以改善电感器元件的表面面积效率。此外，可以减小电感器元件占用的表面面积。
[0073]
此外，对于根据该示例性实施例的电感器元件而言，有利的是电感器元件的每个导线具有基本相同的膜厚度。由此，可以改善电感器元件的元件对称性。
[0074]
此外，在该示例性实施例中，所有通孔都被图示为单通孔；但是根据通孔电阻的减小和电迁移的抑制方面，更有利的是这些通孔具有例如如图5A到D中所示的由多个通孔(多通孔)形成的配置。在本说明书中，在下文，为简化符号，多通孔被标记为单通孔。
[0075]
在下文，参考附图来详细描述根据该示例性实施例的电感器元件的寄生电容减小的原理。
[0076]
图26示出根据专利文献1到3中公开的传统技术的电感器元件的等效电路图。图26假定具有使用两层导线的两个圈的电感器元件作为根据传统技术的电感器元件，具有使用两层导线的两个圈的电感器元件最简单的结构。图26中所示的电感器元件的导线在图26中所示的等效电路中表示为以下结构：其中连接与上层导线的外周相对应的电阻R₁和电感L₁、与上层导线的内周相对应的电阻R₂和电感L₂、与下层导线的内周相对应的电阻R₃和电感L₃以及与下层导线的外周相对应的电阻R₄和电感L₄。此外，在图26中，对于在各个再分割导线之间存在的寄生电容而言，C₁是与垂直在外周的导线之间的电容相对应的寄生电容，C₂是与垂直在内周的导线之间的电容相对应的寄生电容，C₃是与上层的同一导线层中的相互邻近的导线间电容相对应的寄生电容，以及C₄是与下层的同一导线层中的相互邻近的导线间电容相对应的寄生电容。
[0077]
根据先前图4中所示的现在主流的小型化半导体器件的多层导线结构，在导线具有不小于固定导线宽度的宽度的情况下，相互垂直邻近的导线之间的寄生电容大于同一导线层中相互邻近的寄生电容。因此，在导线具有不小于固定导线宽度的宽度的情况下，可以由下面的公式2表示对于根据传统技术的电感器元件假定和写下的图26中所示的等效电路的寄生电容C₁、C₂、C₃以及C₄的大小关系。
[0078]
[公式2]

[0079]
换句话说，图26中所示的等效电路图的C₁是最大的电容。在图26中，电容的大小关系由电路符号的相应尺寸表示。
[0080]
另一方面，根据图6中所示的该示例性实施例的电感器元件的等效电路图假定作为最简单的结构的具有使用两层导线的两个圈的电感器元件作为类似于图26的具有多个圈的螺线管电感器结构。图6中所示的电感器元件的导线在图6中所示的等效电路中表示为以下结构：其中连接与上层导线的外周相对应的电阻R₁和电感L₁、与下层导线的外周相对应的电阻R₄和电感L₄、与下层导线的内周相对应的电阻R₃和电感L₃以及与上层导线的内周相对应的电阻R₂和电感L₂。此外，在图6中，对于在分别再分割导线之间存在的寄生电容而言，C₁是与垂直在外周的导线之间的电容相对应的寄生电容，C₂是与垂直在内周的导线之间的电容相对应的寄生电容，C₃是与上层的同一导线层中的相互邻近的导线间电容相对应的寄生电容，以及C₄是与下层的同一导线层中的相互邻近的导线间电容相对应的寄生电容。
[0081]
根据先前图4中所示的现在主流的小型化半导体器件的多层导线结构，在导线具有不小于固定导线宽度的宽度的情况下，相互垂直邻近的导线之间的寄生电容大于同一导线层中相互邻近的寄生电容。因此，在导线具有不小于固定导线宽度的宽度的情况下，可以由下面的公式3表示对于根据示例性实施例的半导体器件的电感器元件假定和写下的图6中所示的等效电路的寄生电容C₁、C₂、C₃以及C₄的大小关系。
[0082]
[公式3]

[0083]
换句话说，图6中所示的等效电路图的C₁是最大的电容。在图6中，电容的大小关系由电路符号的相应尺寸表示。
[0084]
对于图26中所示传统技术的电感器元件的等效电路图和图6中所示的根据该示例性实施例的电感器元件的等效电路图而言，在每个导线之间产生的寄生电容的大小是相等的，但是在等效电路中的连接位置是不同的。在如图26中所示的传统技术的电感器元件的等效电路中，最主要的寄生电容C₁被放置在电感器元件的输入和输出之间；而在如图6中所示的根据该示例性实施例的电感器元件的等效电路图中，最主要的寄生电容C₁被放置在输入端子的导线的中间点和电感器元件之间。
[0085]
这里，C₁、C₂、C₃以及C₄的大小关系具有由以上列举的公式2和3表示的关系；并且由此C₃和C₄与C₁相比十分小并且因此可以忽略；并且此外，通过由于C₂比C₁小也忽略C₂，图26中所示的传统技术的电感器元件的等效电路变为图27所示。类似地，图6中所示的根据该示例性实施例的电感器元件的等效电路图变为图7所示。
[0086]
如图27中所示，对于传统技术的电感器元件而言，最主要的寄生电容C₁被放置在电感器元件的输入端子和输出端子之间。另一方面，如图7中所示，对于根据该示例性实施例的电感器元件而言，最主要的寄生电容C₁没有被放置在电感器元件的输入端子和输出端子之间，而是被放置在电感器元件的输入端子的导线的中间点与电感器元件之间。由此，根据该示例性实施例的电感器元件使导线之间出现的最主要寄生电容远离输入端子和输出端子，并且由此减小了输入和输出之间即整个电感器元件的表观电容。
[0087]
在图8中，虚线表示传统技术的电感器元件的输入和输出之间的电感对频率的依赖性；并且实线表示根据该示例性实施例的电感器元件的输入和输出之间的电感对频率的依赖性。通过假定电阻R₁+R₂+R₃+R₄＝70Ω、电感L₁+L₂+L₃+L₄＝3nH以及电容C₁＝10fF用于图27的电路常数，以及通过假定电阻R₁+R₄＝35Ω和R₂+R₃＝35Ω、电感L₁+L₄＝1.5nH和L₂+L₃＝1.5nH以及电容C₁＝10fF用于图7的电路常数来获得图8。如图8中所示，对于图27中所示的电路与图7中所示的电路，电感值突然增加处的频率不同。当频率变高时，由于寄生电容成分所造成的谐振现象促进其中表观电感值突然变大的现象；以及表观电感值变大处的频率越高表示输入和输出之间的表观寄生电容越小。如图8中所示，图7中所示的等效电路发生谐振的频率高于图27中所示的等效电路发生谐振的频率；并且由此示出根据该示例性实施例的电感器元件的配置减小表观寄生电容的贡献。通过上文中所述原理，根据该示例性实施例的电感器元件减小表观寄生电容并且改善高频特性。
[0088]
对于该示例性实施例的电感器元件，如图1中所示，在与其中形成电感器元件的第一导线的第一导线层101、其中形成第二导线的第二导线层102、其中形成第三导线的第三导线层103以及其中形成第四导线的第四导线层104不同的导线层中形成用于将电感器元件连接到外部元件的第二引出导线9；并且因此没必要分别将电感器元件的每个导线形成为避开第二引出导线9；以及导线布局的自由度高。由此，可以彼此邻近地设置电感器元件的导线；以及可以使彼此相邻的导线的互感变大；并且因此可以使电感值变大。
[0089]
为抑制在第二引出导线9与第一导线至第四导线之间形成寄生电容，有利的是从第一导线至第四导线移除第二引出导线9；但是可以根据诸如连接到根据以上描述配置的电感器元件的外部元件的位置、其中存在外部元件的连接端子的导线层的位置、设计约束、能够使用的导线层的约束等的要素来确定所述设置。
[0090]
根据该示例性实施例中所示的配置，形成电感器元件的引出导线的位置的自由度被改善。例如，在电感器元件的圈数是偶数的情况下，连接到电感器元件的两个引出导线都可以形成在连接到电感器元件的上层或电感器元件下方的层的导线的位置处。另一方面，在电感器元件的圈数是奇数的情况下，电感器元件的引出导线中的一个可以形成在从上层连接的位置处，以及电感器元件的引出导线中的另一个可以形成在从下层连接的位置处。
[0091]
如图1中所示的该示例性实施例示出其中螺线管状电感器元件的圈数是三圈的示例；并且因此引出导线中的一个(第二引出导线9)形成在连接到与电感器元件的导线的最上层导线相对应的第一导线1a的位置处，以及如图4D中所示，通过伸长与电感器元件的导线的最底层导线相对应的第四导线(第四导线4b)的最外周的导线到外部侧来形成另一个引出导线。
[0092]
接着，描述根据该示例性实施例的、具有根据以上描述配置的电感器元件的操作。对于根据该示例性实施例的电感器元件，相互垂直邻近的导线之间的寄生电容大于同一导线层中相互邻近的导线之间的寄生电容；并且因此可以获得减小电感器元件的寄生电容的效果。此外，这时，通过在同一导线层中邻近地设置相互邻近的导线，可以使同一导线层中相互邻近的导线之间的互感变大；可以改善电感器元件的表面面积效率；以及可以减小电感器元件占用的表面面积。此外，在电感器元件的每个导线被形成为具有相同的膜厚度的情况下，也可以改善元件对称性。
[0093]
在该示例性实施例中，没有特别限制导线的元素；可以通过利用作为典型导线材料的铜或以铜作为主要成分的合金；或者通过利用例如铝、金、银等的元素或以其作为主要成分的合金来形成导线。由该示例性实施例获得的效果不受导线材料特别限制。
[0094]
另外，电感器元件的导线材料可以是具有导电性的任何材料；以及可以由非金属材料例如具有几nm到几十nm的直径并且通常被称作碳纳米管的圆柱形碳导体、它的捆(束)等配置。换句话说，该示例性实施例利用围绕导线的电磁现象，并且因此不受导线材料以及围绕导线的物质的存在/缺乏、材料常数等限制；并且其效果可以通过该示例性实施例中公开的导线结构来获得。此外，除了必需具有导电性的材料以外，在不特别限制半导体器件的材料的情况下可以利用该示例性实施例的电感器元件的材料。
[0095]
接着，描述用于制作根据该示例性实施例的电感器元件的方法。根据该示例性实施例的电感器元件其特性在于由导线形成的电感器元件的结构；并且因此，由于导线的形成方法而对其特性没有限制。换句话说，在本发明中，可以由本发明的示例性实施例中所示的结构获得本发明的效果；并且导线的形成方法可以是任何方法。
[0096]
在下文，描述通过当前广泛实际使用的镶嵌工艺的制造方法，作为用于制作根据该示例性实施例的电感器元件的方法的示例。图9示出用于制作根据该示例性实施例的电感器元件的方法，示出通过所谓的镶嵌工艺示出导线形成方法，所述镶嵌工艺通过在半导体衬底上沉淀的绝缘膜中制作凹槽、将诸如铜的金属膜填充到凹槽部分中并且然后执行平坦化来形成导线；但是没有特别示出制造工艺中由镶嵌工艺使用的硬掩模膜、蚀刻停止膜等。
[0097]
此外，在由镶嵌工艺制造的导线由铜或以铜作为主要成分的合金形成的情况下，在许多情况中，导线具有以下的导线结构：其中金属被填充到绝缘膜中；以及为防止导线材料扩散到绝缘膜中，形成通常被称作阻挡金属的层，其中例如例如钛、钽等的难熔金属或其氮化物或另外的其层压结构体等被形成在导线的底壁或侧壁上；但是这些并没有对根据该示例性实施例的电感器元件的结构产生大的影响，并且因此没有被特别示出。此外，在金属的填充步骤之前形成的阻挡金属也没有被特别示出，所述金属是导线材料。另外，没有示出半导体衬底和在半导体衬底上形成的诸如晶体管的半导体元件，其进一步向下位于绝缘膜中。
[0098]
此外，镶嵌工艺导线形成方法包括被称作单镶嵌工艺的方法和被称作双镶嵌工艺的方法，所述单镶嵌工艺在分开的步骤中形成用于使在不同的各个层中形成的导线彼此互相连接的导线和通孔，所述双镶嵌工艺同时形成位于导线下方的层中的导线和通孔；但是每一个镶嵌工艺可以用作制造根据该示例性实施例的电感器元件的方法。下文描述的制造根据该示例性实施例的电感器元件的方法示出双镶嵌工艺导线形成方法。
[0099]
首先，如图9A中所示，通过诸如化学汽相沉积、涂布方法等的已知的绝缘膜形成方法来沉淀与在半导体衬底(未示出)上沉积的下层绝缘膜10上形成导线4a和4b的层相对应的绝缘膜11(步骤1)。绝缘膜11是例如包含诸如硅、氧、氢、氟、碳、氮等的元素的绝缘膜；并且没有特别限制该示例性实施例的绝缘膜11的材料；但是为抑制导线之间的寄生电容以及导线与半导体衬底之间的非故意寄生电容，有利的是绝缘膜11的相对介电常数不大于硅氧化膜的相对介电常数，所述硅氧化膜的相对介电常数是4.2。此外，为抑制导线之间的非故意寄生电容，有利的是绝缘膜11在绝缘膜11的内部具有直径不大于3nm的微小空隙。根据绝缘膜11的制造方法，绝缘膜11可以具有两种或两种以上绝缘膜的层压结构，所述两种或两种以上绝缘膜具有相互不同的组分。
[0100]
随后，在层压导线层的步骤中，在绝缘膜11正下方形成的导线是铜或以铜为主要组分的合金的情况下，有利的是绝缘膜11具有包含至少硅和碳并且具有防止铜扩散的绝缘膜以及具有微小空隙的绝缘膜的层压结构。由此，可以防止铜扩散到绝缘膜11的内部、增加半导体器件的可靠性以及抑制非故意寄生电容的增加。
[0101]
接着，如图9B中所示，例如通过以光刻为代表的图案化方法和以反应蚀刻为代表的制造方法在绝缘膜11上形成用于形成导线4a和4b的导线凹槽图案12(步骤2)。导线凹槽图案12的图案形状在该示例性实施例中是矩形形状，但是可以被形成为例如八边形形状、基本为圆形的多边形形状等。为使电感器元件占用的表面面积更小，诸如图3中所示的矩形形状是有利的。导线凹槽图案12的形状可以具有由最后获得的电感器元件的所要求的性能来确定的导线宽度、内径、导线间间隔、圈数等；以及这些尺寸由半导体器件的电路设计者来确定。然而，如上所述，形成使得相互垂直邻近的导线之间的电容大于同一导线层中相互邻近的导线之间的电容是必需的。
[0102]
接着，如图9C中所示，通过诸如溅射、化学汽相沉积、电镀等方法使金属膜13沉积在导线凹槽图案12上方(步骤3)。
[0103]
接着，如图9D中所示，通过以例如化学机械抛光为代表的平坦化方法来去除沉积的金属膜13的多余部分；以及获得第四导线4a和4b(步骤4)。图9D中所示的示意性横截面图是沿图3D的线A-A的横截面图。
[0104]
接着，如图9E中所示，类似于第四导线4a和4b的形成方法，通过镶嵌工艺形成通孔6c、6d和6i以及第三导线3a、3b和3c(步骤5)。图9E中所示的示意性横截面图是沿图3C的线A-A的横截面图。第三导线3a和第四导线4a通过通孔6c串联电连接；第四导线4a和第三导线3b通过通孔6d串联电连接；以及第四导线4b和第三导线3c通过通孔6i串联电连接。
[0105]
接着，如图9F中所示，类似于第三导线3a、3b和3c以及通孔6c、6d和6i的形成方法，通过镶嵌工艺形成通孔6b、6e和6h以及第二导线2a、2b和2c(步骤6)。图9F中所示的示意性横截面图是沿图3B的线A-A的横截面图。第三导线3a和第二导线2a通过通孔6b串联电连接；第三导线3b和第二导线2b通过通孔6e串联电连接；以及第三导线3c和第二导线2c通过通孔6h串联电连接。
[0106]
接着，如图9G中所示，类似于第二导线2a、2b和2c以及通孔6b、6e和6h的形成方法，通过镶嵌工艺形成通孔6a、6f和6g以及第一导线1a和1b(步骤7)。图9G中所示的示意性横截面图是沿图3A的线A-A的横截面图。第二导线2a和第一导线1a通过通孔6a串联电连接；第二导线2b和第一导线1b通过通孔6f串联电连接；以及第一导线1b和第二导线2c通过通孔6g串联电连接。
[0107]
接着，如图9H中所示，通过镶嵌工艺形成第一引出导线8和将第一引出导线8和第一导线1a连接的通孔7a；并且类似地，通过镶嵌工艺形成第二引出导线9和将第二引出导线9和第一引出导线8连接的通孔7b。
[0108]
通过上文中的制造方法，获得根据该示例性实施例的电感器元件。通过这样获得的电感器元件，可以减小芯片表面面积；以及可以抑制非故意寄生电容的增加。
[0109]
在该示例性实施例中，具有总共四个导线层的结构的螺线管状电感器元件作为示例来描述，但是并不限于此；并且只要不超过半导体器件的设计约束所允许的导线层数，形成电感器元件的导线的层数可以由半导体器件的设计者来适当确定。通过增加形成电感器元件的导线层的数目，可以形成具有更小表面面积并且实现大电感值的螺线管状电感器元件。
[0110]
根据该示例性实施例，通过在半导体衬底上形成螺线管线圈状电感器元件，可以通过增加每单位表面面积的电感值来减小芯片表面面积，并且可以增加从半导体衬底获得的半导体器件的数目；并且因此可以减小半导体器件的制造成本。此外，也可以减小在半导体器件中包含的不同信号处理器件的尺寸。
[0111]
此外，根据该示例性实施例，可以减小电感器元件的寄生电容；并且因此可以改善包含电感器元件和有源元件的半导体器件的高频特性。
[0112]
此外，根据该示例性实施例，可以减小电感器元件和邻近的元件之间的间隔；并且也由于这点，可以减小芯片表面面积以及减小半导体器件的制造成本。
[0113]
接着，描述本发明的第二示例性实施例。图10A是示出根据该示例性实施例的电感器元件的第一导线层101的示意性顶视图；图10B是示出根据该示例性实施例的电感器元件的第二导线层102的示意性顶视图；图10C是示出根据该示例性实施例的电感器元件的第三导线层103的示意性顶视图；以及图10D是示出根据该示例性实施例的电感器元件的第四导线层104的示意性顶视图。在图10中，相同的附图标记被给予图1到图9的相同组件，并且省略其详细描述。
[0114]
在上述第一示例性实施例中，电感器元件具有四个导线层和三个圈；连接电感器元件和外部元件的引出导线中的一个(第二引出导线9)被形成在连接到电感器元件的导线的最上层导线(第一导线1a)的位置处；以及通过将电感器元件的导线的最低层导线(第四导线)的最外周的导线(第四导线4b)伸长到外部侧来形成另一个引出导线；而在本示例性实施例中，电感器元件的不同点在于，电感器元件具有四个导线层和两个圈，以及使电感器元件连接到外部元件的两个引出导线被形成在连接到电感器元件的最上层导线的位置处；但是除了这些点以外，所述电感器元件具有与第一示例性实施例的结构类似的结构。
[0115]
如图10D中所示，对于根据本示例性实施例的电感器元件，第四导线4a以线圈形状缠绕大约两圈，所述两圈具有的间隔被设置成使得相邻部分在半导体衬底(未示出)上的绝缘膜(未示出)中的同一平面中不接触。然后，在第四导线4a内侧的纵向端部上部面上形成通孔6c，以及在外侧的纵向端部上部面上形成通孔6d。由此配置第四导线层104。
[0116]
如图10C中所示，通孔6c连接到线圈状第三导线3a的一个纵向端部下部面，所述线圈状第三导线3a形成在位于第四导线层104上方的第三导线层103中并且在一部分中具有凹口；以及在第三导线3a的另一个纵向端部上部面中形成通孔6b。此外，第三导线3b被形成为围绕第三导线层103中的第三导线3a的外周；通孔6d被连接到第三导线3b的一个纵向端部下部面；以及通孔6e被形成在另一个纵向端部上部面上。
[0117]
如图10B中所示，通孔6b被连接到线圈状第二导线2a的一个纵向端部下部面，所述线圈状第二导线2a被形成在位于第三导线层103上方的第二导线层102中并且在一部分中具有凹口；以及在第二导线2a的另一个纵向端部上部面上形成通孔6a。此外，第二导线2b被形成为围绕第二导线层102中的第二导线2a的外周；通孔6e被连接到第二导线2b的一个纵向端部下部面；并且通孔6f形成在另一个纵向端部上部面上。
[0118]
如图10A中所示，通孔6a被连接到线圈状第一导线1a的一个纵向端部下部面，所述线圈状第一导线1a形成在位于第二导线层102上方的第一导线层101中并且在一部分中具有凹口；以及在第一导线1a的另一个纵向端部上部面上形成通孔7a。此外，第一导线1b被形成为围绕第一导线层101中的第一导线1a的外周；通孔6f被连接到第一导线1b的一个纵向端部下部面；另一个纵向端部是位于在第一导线1a的外部侧方向上伸长的位置处；以及通孔7c被形成在其端部上部面上。然后，通孔7a被连接到在位于第一导线层101上方的导线层中形成的第一引出导线8a；以及通孔7c被连接到在与第一引出导线8a同一的导线层中形成的第二引出导线8b。由此，配置根据本示例性实施例的电感器元件。换句话说，根据本示例性实施例的电感器元件具有以下的导线结构：在所述导线结构中上述第一示例性实施例中描述的垂直邻近导线之间的寄生电容大于同一导线层中相互邻近的导线之间的寄生电容，其中具有类似于第一示例性实施例的配置的螺线管状电感器元件具有偶数(两)圈，并且将螺线管状电感器元件连接到外部元件的引出导线(第一引出导线8a和第二引出导线8b)被形成在连接到位于螺线管状电感器元件的最上层中的第一导线1a和1b的位置处。
[0119]
除了以上列举的那些之外，本示例性实施例的配置、操作以及效果类似于上述第一示例性实施例。
[0120]
接着，描述本发明的第三示例性实施例。根据本示例性实施例的电感器元件具有以下的结构：其中上述根据第二示例性实施例的电感器元件的结构被垂直倒转。换句话说，图10A中所示的第一导线层101以垂直倒转状态形成在电感器元件的导线的最低层中；在其上以垂直倒转状态顺序地层压图10B中所示的第二导线层102、图10C中所示的第三导线层103以及图10D中所示的第四导线层104；并且由此，连接螺线管状电感器元件和外部元件的两个引出导线(第一引出导线8a和第二引出导线8b)被形成在连接到位于螺线管状电感器元件的最低层中的第一导线1a和1b的位置处。由此，配置根据本示例性实施例的电感器元件。
[0121]
除了以上列举的那些之外，本示例性实施例的配置、操作以及效果与上述第一示例性实施例类似。
[0122]
接着，描述本发明的第四示例性实施例。图11A是示出在根据本示例性实施例的电感器元件的第一导线层101中形成的第一导线的示意性顶视图；图11B是示出在根据本示例性实施例的电感器元件的第二导线层102中形成的第二导线的示意性顶视图；图11C是示出在根据本示例性实施例的电感器元件的第三导线层103中形成的第三导线的示意性顶视图；以及图11D是示出在根据本示例性实施例的电感器元件的第四导线层104中形成的第四导线的示意性顶视图。在图11中，相同的附图标记被给予图1到图10的相同组件，并且省略其详细描述。
[0123]
如图11D中所示，在根据本示例性实施例的电感器元件中，第四导线4a以线圈形状缠绕大约两圈，所述两圈具有的间隔被提供成使得相邻部分在半导体衬底(未示出)上的绝缘膜(未示出)中的同一平面中不接触。然后，在第四导线4a内侧的纵向端部上部面上形成通孔6c，以及在外侧的纵向端部上部面上形成通孔6d。此外，第四导线4b以线圈形状缠绕大约两圈，所述两圈具有的间隔被提供成使得相邻部分不接触以围绕第四导线层104中的第四导线4a的外周；在第四导线4b内侧的纵向端部上部面上形成通孔6i；以及在外侧的纵向端部上部面上形成通孔6j。由此，配置第四导线层104。
[0124]
如图11C中所示，通孔6c连接到线圈状第三导线3a的一个纵向端部下部面，所述线圈状第三导线3a形成在位于第四导线层104上方的第三导线层103中并且在一部分中具有凹口；以及在第三导线3a的另一个纵向端部上部面上形成通孔6b。此外，第三导线3b被形成为围绕第三导线层103中的第三导线3a的外周；通孔6d连接到第三导线3b的一个纵向端部下部面；以及通孔6e被形成在另一个纵向端部上部面上。另外，第三导线3c被形成为围绕第三导线层103中的第三导线3b的外周；通孔6i连接到第三导线3c的一个纵向端部下部面；以及通孔6h被形成在另一个纵向端部上部面上。此外，第三导线3d被形成为围绕第三导线层103中的第三导线3c的外周；通孔6j被连接到第三导线3d的一个纵向端部下部面；以及通孔6k被形成在另一个纵向端部上部面上。
[0125]
如图11B中所示，通孔6b连接到线圈状第二导线2a的一个纵向端部下部面，所述线圈状第二导线2a被形成在位于第三导线层103上方的第二导线层102中并且在一部分中具有凹口；以及在第二导线2a的另一个纵向端部上部面上形成通孔6a。此外，第二导线2b被形成为围绕第二导线层102中的第二导线2a的外周；通孔6e被连接到第二导线2b的一个纵向端部下部面；以及通孔6f被形成在另一个纵向端部上部面上。另外，第二导线2c被形成为围绕第二导线层102中的第二导线2b的外周；通孔6h被连接到第二导线2c的一个纵向端部下部面；以及通孔6g被形成在另一个纵向端部上部面上。此外，第二导线2d被形成为围绕第二导线层102中的第二导线2c的外周；通孔6k被连接到第二导线2d的一个纵向端部下部面；以及通孔6m被形成在另一个纵向端部上部面上。
[0126]
如图11A中所示，通孔6a被连接到线圈状第一导线1a的一个纵向端部下部面，所述线圈状第一导线1a形成在位于第二导线层102上方的第一导线层101中并且在一部分中具有凹口；以及在第一导线1a的另一个纵向端部上部面上形成通孔7a。此外，第一导线1b被形成为以线圈形状缠绕大约两圈，所述两圈具有的间隔被提供成使得相邻部分不接触以围绕第一导线层101中的第二导线1a的外周；通孔6f被连接到第一导线1b内侧的纵向端部下部面；以及通孔6g被连接到外侧的纵向端部下部面。此外，第一导线1c被形成为围绕第一导线层101中的第一导线1b的外周；通孔6m被连接到第一导线1c的一个纵向端部下部面；以及通孔7c被形成在另一个纵向端部上部面上。
[0127]
通孔7a被连接到在位于第一导线层101上方的导线层中形成的第一引出导线8a；并且通孔7c被连接到在与第一引出导线8a同一的导线层上形成的第二引出导线8b。由此，配置根据本示例性实施例的电感器元件。换句话说，根据本示例性实施例的电感器元件具有以下的导线结构：在所述导线结构中上述第一示例性实施例中描述的垂直邻近导线之间的寄生电容大于同一导线层中相互邻近的导线之间的寄生电容，其中具有与第一示例性实施例的配置相类似的螺线管状电感器元件具有偶数(四)圈，并且将螺线管状电感器元件连接到外部元件的引出导线(第一引出导线8a和第二引出导线8b)被形成在连接到位于螺线管状电感器元件的最上层中的第一导线1a和1b的位置处。
[0128]
根据本示例性实施例的电感器元件具有两个导线(第四导线4a和4b)，所述两个导线在电感器元件的导线的最低层(第四导线层104)中形成大约两圈。由此，根据本示例性实施例的电感器元件具有比上述根据第一到第三示例性实施例的电感器元件更多的圈；并且因此可以改善电感值。
[0129]
此外，可以通过其中图11A中所示的第一导线1c形成大约两个圈的配置来进一步改善根据本示例性实施例的电感器元件的电感值；并且在下文，与上述本发明的其他示例性实施例相类似，也在位于第一导线1c的下层中的每一个导线层中提供形成大约一个圈的导线，其中每个导线串联连接。
[0130]
在如本示例性实施例所述的形成根据本发明的电感器元件的情况下，可以进一步通过提供形成大约两圈的另外多个导线来容易地进一步增加电感值。
[0131]
接着，描述本发明的第五示例性实施例。图12A是示出在根据本示例性实施例的电感器元件的第一导线层101中形成的第一导线的示意性顶视图；图12B是示出在根据本示例性实施例的电感器元件的第二导线层102中形成的第二导线的示意性顶视图；图12C是示出在根据本示例性实施例的电感器元件的第三导线层103中形成的第三导线的示意性顶视图；以及图12D是示出在根据本示例性实施例的电感器元件的第四导线层104中形成的第四导线的示意性顶视图。在图12中，相同的附图标记被给予图1到图11的相同组件，并且省略其详细描述。
[0132]
在根据本示例性实施例的电感器元件中，通过伸长位于电感器元件的导线的任何导线层的最外周处的导线来形成将电感器元件连接到外部元件的引出导线中的至少一个引出导线。可以由电路设计者来选择该导线。在本示例性实施例中，描述这样的示例：其中选择位于第三导线层103的最外周上的导线。
[0133]
如图12D中所示，在根据本示例性实施例的电感器元件中，第四导线4a以线圈形状缠绕大约两圈，所述两圈具有的间隔被提供成使得相邻部分在半导体衬底(未示出)上的绝缘膜(未示出)中的同一平面中不接触。然后，在第四导线4a内侧的纵向端部上部面上形成通孔6c，以及在外侧的纵向端部上部面上形成通孔6d。此外，第四导线4b被形成为以线圈形状缠绕大约两圈，所述两圈具有的间隔被提供成使得相邻部分不接触以围绕第四导线层104中的第四导线4a的外周；在第四导线4b内侧的纵向端部上部面上形成通孔6i；以及在外侧的纵向端部上部面上形成通孔6j。由此，配置第四导线层104。
[0134]
如图12C中所示，通孔6c被连接到线圈状第三导线3a的一个纵向端部下部面，所述线圈状第三导线3a被形成在位于第四导线层104上方的第三导线层103中并且在一部分中具有凹口；以及在第三导线3a的另一个纵向端部上部面上形成通孔6b。此外，第三导线3b被形成为围绕第三导线层103中的第三导线3a的外周；通孔6d被连接到第三导线3b的一个纵向端部下部面；以及通孔6e被形成在另一个纵向端部上部面上。另外，第三导线3c被形成为围绕第三导线层103中的第三导线3b的外周；通孔6i被连接到第三导线3c的一个纵向端部下部面；以及通孔6h被形成在另一个纵向端部上部面上。此外，弯曲的第三导线3d被形成为具有弯曲部分，所述弯曲部分被提供在第三导线层103中的第三导线3c的外周的任何中间部分；通孔6j被连接到第三导线3d的一个纵向端部下部面；以及从所述弯曲部分在外部侧方向上伸长地安置另一个纵向端部作为将电感器元件连接到外部元件的引出导线。
[0135]
如图12B中所示，通孔6b被连接到线圈状第二导线2a的一个纵向端部下部面，所述线圈状第二导线2a形成在位于第三导线层103上方的第二导线层102中并且在一部分中具有凹口；以及在第二导线2a的另一个纵向端部上部面上形成通孔6a。此外，第二导线2b被形成为围绕第二导线层102中的第二导线2a的外周；通孔6e被连接到第二导线2b的一个纵向端部下部面；以及通孔6f被形成在另一个纵向端部上部面上。另外，第二导线2c被形成为围绕第二导线层102中的第二导线2b的外周；通孔6h被连接到第二导线2c的一个纵向端部下部面；以及通孔6g被形成在另一个纵向端部上部面上。
[0136]
如图12A中所示，通孔6a被连接到线圈状第一导线1a的一个纵向端部下部面，所述线圈状第一导线1a形成在位于第二导线层102上方的第一导线层101中并且在一部分中具有凹口；以及在第一导线1a的另一个纵向端部上部面上形成通孔7a。此外，第一导线1b被形成为以线圈形状缠绕大约两圈，所述两圈具有的间隔被提供成使得相邻部分不接触以围绕第一导线层101中的第二导线1a的外周；通孔6f被连接到第一导线1b内侧的纵向端部下部面；以及通孔6g被连接到外侧的纵向端部下部面。此外，通孔7a被连接到在位于第一导线层101上方的导线层中形成的第一引出导线8a。由此，配置根据本示例性实施例的电感器元件。
[0137]
根据本示例性实施例，除了通过上述第一到第四示例性实施例获得的效果以外，还改善了设计的自由度。
[0138]
此外，如图12C中所示，第三导线3d是最外周的导线，其在第三导线3c的外周的任何中间部分处提供的弯曲部分处弯曲；并且因此，与例如根据本发明的第二示例性实施例的电感器元件相比，电感器元件的导线总长度短。因此，电感值下降；并且换句话说，在根据本发明的第二示例性实施例的电感器元件的电感值为标准值的情况下，可以说根据本示例性实施例的电感器元件的电感值具有根据标准值细微调整的电感值。因此，在不修改诸如内径、导线宽度、导线间隔等的电感器元件的设计参数的情况下，可以通过其中使用最外周的导线的层的数目来细微地调整根据本示例性实施例的电感器元件的电感值。
[0139]
因此，根据本示例性实施例，电路设计者可以自由选择形成引出导线的导线层；并且因此，改善半导体器件的设计自由度；并且此外，可以细微地调整电感值。
[0140]
接着，描述本发明的第六示例性实施例。图13是根据本示例性实施例的电感器元件的导线的提取部分的示意性平面图；图14A是示出在根据本示例性实施例的电感器元件的第一导线层101中形成的第一导线的示意性顶视图；图14B是示出在根据本示例性实施例的电感器元件的第二导线层102中形成的第二导线的示意性顶视图；图14C是示出在根据本示例性实施例的电感器元件的第三导线层103中形成的第三导线的示意性顶视图；以及图14D是示出在根据本示例性实施例的电感器元件的第四导线层104中形成的第四导线的示意性顶视图。在图13和图14中，相同的附图标记被给予图1到图12的相同组件，并且省略其详细描述。
[0141]
根据本示例性实施例的电感器元件使本发明的电感器元件适应最新的小型化半导体器件的导线结构的制造工艺的约束。换句话说，在最新的小型化半导体器件中，经常由制造工艺的约束来规定半导体器件的导线的最小导线宽度和最大导线宽度。然而，由于在电感器元件中流动的电流的大小，电感器元件可以需要比由工艺约束规定的最大导线宽度大的导线宽度。在这种情况下，根据本发明的电感器元件可以包括具有缝隙的导线。本发明被设计成减小电感器元件的导线的寄生电容；并且即使在电感器元件的导线是具有缝隙的导线的情况下，也可以充分获得其效果。
[0142]
在根据本示例性实施例的电感器元件中，电感器元件的导线和将电感器元件连接到外部元件的引出导线中的至少一个具有缝隙。在根据本示例性实施例的电感器元件中，如图13所示，在第一导线1a₁的纵向端部中制作在导线宽度方向上的两行缝隙5a；此外，在第一导线1a₁的内部制作在导线宽度方向上的两行缝隙5b。缝隙5a具有C形状，所述C形状在第一导线1a₁的纵向端是开口的；缝隙5b在第一导线1a₁的直线部分具有矩形形状的孔径；以及缝隙5c(未示出)在第一导线1a₁的弯曲部分处具有弯曲的矩形形状的孔径。
[0143]
如图13所示，电路设计者可以确定第一导线1a₁的导线宽度w使得由缝隙分隔的每一个导线宽度w₁、w₂、w₃的总和大于用于实现期望的电感器元件的抗电迁移性或串联电阻所需的导线宽度，其中w是第一导线1a₁的导线宽度；w₁是在导线宽度方向上从一个边缘到两行缝隙中邻近所述边缘的一个缝隙的导线宽度；s₁是所述缝隙的宽度；w₂是从所述缝隙到另一个缝隙的导线宽度；s₂是另一个缝隙的宽度；以及w₃是在第一导线1a₁的导线宽度方向上从另一个缝隙到另一端的导线宽度。然后，由第一导线1a₁形成电感器元件。在此，有利的是缝隙宽度s₁和s₂的尺寸为工艺约束所规定的最小导线间隔。此外，如图13中所示，通孔7a将具有缝隙的第一导线1a₁连接到位于第一导线层101上方的导线层(未示出)的，所述通孔7a是图5中所示的多通孔，并且被形成为避开缝隙；但是，以下在本示例性实施例中，为简化符号，多通孔被标识为单通孔。
[0144]
在根据本示例性实施例的电感器元件中，电感器元件的导线与将电感器元件连接到外部元件的引出导线中的至少一个具有缝隙，并且可以在上述根据本发明的第一示例性实施例至第五示例性实施例的电感器元件的任何一个中实施。在下文，作为示例，描述在根据本发明的第二示例性实施例的电感器元件的每个导线中制作的缝隙作为本示例性实施例。
[0145]
如图14D中所示，在根据本示例性实施例的电感器元件中，在所述电感器元件中与上述第一导线1a₁的缝隙相类似地制作缝隙5a、5b和5c，第四导线4a₁以线圈形状被缠绕大约两圈，所述两圈具有的间隔被提供成使得相邻部分在半导体衬底(未示出)上的绝缘膜(未示出)中的同一平面中不接触。然后，在第四导线4a₁内侧的纵向端部上部面上形成通孔6c；以及在外侧的纵向端部上部面上形成通孔6d。由此，配置第四导线层104。
[0146]
如图14C中所示，通孔6c被连接到线圈状第三导线3a₁的一个纵向端部下部面，所述线圈状第三导线3a₁形成在位于第四导线层104上方的第三导线层103中并且具有缝隙5a、5b和5c以及部分具有凹口；以及在第三导线3a₁的另一个纵向端部上部面上形成通孔6b。此外，第三导线3b₁被形成为围绕第三导线层103中的第三导线3a₁的外周；通孔6d被连接到第三导线3b₁的一个纵向端部下部面；以及通孔6e被形成在另一个纵向端部上部面上。
[0147]
如图14B中所示，通孔6b被连接到线圈状第二导线2a₁的一个纵向端部下部面，所述线圈状第二导线2a₁形成在位于第三导线层103上方的第二导线层102中并且具有缝隙5a、5b和5c和部分中的凹口；以及在第二导线2a₁的另一个纵向端部上部面上形成通孔6a。另外，第二导线2b₁被形成为围绕第二导线层102中的第二导线2a₁的外周；通孔6e被连接到第二导线2b₁的一个纵向端部下部面；以及通孔6f被形成在另一个纵向端部上部面上。
[0148]
如图14A中所示，通孔6a被连接到线圈状第一导线1a₁的一个纵向端部下部面，所述线圈状第一导线1a₁形成在位于第二导线层102上方的第一导线层101中并且具有缝隙5a、5b和5c和部分中的凹口；以及在第一导线1a₁的另一个纵向端部上部面上形成通孔7a。此外，第一导线1b₁被形成为围绕第一导线层101中的第一导线1a₁的外周；通孔6f被连接到第一导线1b₁的一个纵向端部下部面；以及在第一导线1a₁的外部侧方向上伸长地安置另一个纵向端部，以及通孔7c被形成在其端部上部面上。然后，通孔7a被连接到在位于第一导线层101上方的导线层中形成的第一引出导线8a；以及通孔7c被连接到在与第一引出导线8a同一的导线层中形成的第二引出导线8b。由此，配置根据本示例性实施例的电感器元件。
[0149]
在本示例性实施例中，描述其中电感器元件的所有导线都具有缝隙的情况；但是实施例并不限于此，并且可以在由于半导体器件的制造工艺的约束而难以实现电路设计者期望的导线宽度的情况下实施；并且电路设计者可以确定是否在电感器元件的导线或引出导线的任何一个中形成缝隙。
[0150]
在根据本示例性实施例的电感器元件中，电感器元件的导线和将电感器元件连接到外部元件的引出导线中的至少一个具有缝隙，并且因此，可以减小电感器元件的实际有效串联电阻；并且可以改善电感器元件的电迁移耐力。换句话说，在电路设计者由于根据本示例性实施例的电感器元件的制造工艺的约束而不能通过单导线实现电路设计者期望的导线宽度的情况下，可以通过具有缝隙的导线来实现以仿真具有大的导线宽度的导线。
[0151]
根据本示例性实施例，即使在电感器元件的导线由于最新的小型化半导体器件的制造工艺的约束而具有缝隙的情况下，也可以获得本发明的效果。
[0152]
接着，描述本发明的第七示例性实施例。根据本示例性实施例的电感器元件具有以下的结构：其中上述根据第六示例性实施例的电感器元件的结构被垂直倒转。换句话说，以这样的状态形成电感器元件的导线的最低层：其中图14A中所示的第一导线层101被垂直倒转；在其上以垂直倒转状态顺序地层压图14B中所示的第二导线层102、图14C中所示的第三导线层103以及图14D中所示的第四导线层104；并且因此，将螺线管状电感器元件连接到外部元件的两个引出导线(第一引出导线8a和第二引出导线8b)被形成在连接到位于螺线管状电感器元件的最低层中的第一导线1a和1b的位置处。由此，配置根据本示例性实施例的电感器元件。
[0153]
在本示例性实施例中，利用下层导线层形成将电感器元件连接到外部元件的引出导线8a和8b；但是在当前广泛使用的小型化半导体器件的导线结构中，一般而言，当导线形成在下层中时制造工艺所允许的导线宽度变得更细。因此，在根据本示例性实施例的电感器元件中，电感器元件的导线可以不具有缝隙，并且可以仅位于下层中的引出导线具有缝隙。
[0154]
除了以上列举的那些之外，本示例性实施例的配置、操作以及效果与上述第六示例性实施例相类似。
[0155]
接着，描述本发明的第八示例性实施例。图15是示出根据本示例性实施例的电感器元件的第一导线层101的示意性顶视图；以及图16是示出位于第一导线层101下方的层中的导线层的虚置金属设置的示意性横截面图。在图15和图16中，相同的附图标记被给予图1到图14的相同组件，并且省略其详细描述。
[0156]
本示例性实施例控制在根据本发明的电感器元件周围形成的虚置金属的密度并且从而防止由虚置金属引起的电感器元件的性能退化，并且也可以实施到上述本发明的第一至第七示例性实施例中的任何一个的电感器元件。在下文，描述控制在根据本发明的第三示例性实施例的电感器元件周围形成的虚置金属的密度的示例作为本示例性实施例。
[0157]
根据本示例性实施例的电感器元件使本发明适应最新的小型化半导体器件的导线结构的制造工艺的约束。在最新的小型化半导体器件中，经常通过本发明的第一示例性实施例的制造方法中描述的被称作镶嵌工艺的导线制造方法来形成导线。在本制造方法中，如本发明的第一示例性实施例的制造方法中所示，通过在绝缘膜中制作导线状凹槽(导线凹槽图案)来形成金属导线；在导线凹槽图案中沉积金属膜并且然后例如通过诸如化学机械抛光(CMP)等的平坦化方法来去除剩余的金属膜。当通过平坦化工艺来使金属膜平坦化时，金属膜和绝缘膜的抛光速率是不同的；并且因此，导线层之间的膜的膜厚度变得不一致。为解决该问题，在最近的导线形成步骤中，通过在除了半导体器件的电路中使用的导线以外的区域中形成虚置导线来改善平坦性。这种虚置导线一般被称作虚置金属。
[0158]
虚置金属既不连接到半导体器件的电路，显然也不连接到电感器元件；但是虚置金属存在于电感器元件的周围；并且因此不幸地是，电感器元件的导线和半导体衬底之间的电容、存在于电感器元件的导线中并且围绕电感器元件的信号导线或接地导线之间的电容等实际上显著变大了。此外，磁场由电感器元件产生，并且因此，由于虚置金属中激发的涡电流而不幸使电感器元件的损耗大。
[0159]
本示例性实施例控制在根据本发明的电感器元件周围形成的虚置金属的密度并且从而防止由虚置金属引起的电感器元件的性能退化。
[0160]
在根据本示例性实施例的电感器元件中，如图15中所示，在根据本发明的第三示例性实施例的电感器元件的第一导线层101中的电感器元件的导线周围形成具有互相不同的密度的虚置金属组20a和21a。在电感器元件的导线附近形成的虚置金属组20a具有低密度；并且在电感器元件的导线附近的外侧形成的虚置金属组21a具有高密度。类似地，也在第二导线层102、第三导线层103以及第四导线层104中的电感器元件的导线周围形成虚置金属组20a和21a。
[0161]
此外，如图16中所示，在其中形成电感器元件的导线层正下方的导线层中形成虚置金属组20b，并且在其正上方形成电感器元件的区域22中及其附近具有低密度；并且虚置金属组21b在其中形成电感器元件的区域22的外侧及其附近被形成为具有高密度。类似地，在电感器元件正上方的导线层中，虚置金属组20b在其正下方形成电感器元件区域22中及其附近被形成为具有低密度；以及虚置金属组21b在其中形成电感器元件的区域22的外侧及其附近被形成为具有高密度。
[0162]
作为其中使用镶嵌工艺的导线制造方法的最新半导体器件的设计约束，存在于固定区域中的金属的最小密度经常是确定的。在本示例性实施例中，只在满足金属的最小密度基准之后，虚置金属组20a和20b被形成为具有降低的密度。换句话说，根据本示例性实施例，通过降低电感器元件的每个导线附近的虚置金属的密度，可以抑制性能退化，虚置金属的密度是电感器元件性能退化的因素。这里，有利的是具有低密度的虚置金属组20a和20b的区域被形成为尽可能宽，但是被抑制在制造工艺规定的设计规则所允许的区域附近。
[0163]
此外，对于具有低密度的虚置金属组20a和20b而言，可以通过使属于那里的每一个虚置金属的尺寸小于在具有高密度的虚置金属组21a和21b中形成的每个虚置金属的尺寸来执行密度降低；此外，可以通过使属于具有低密度的虚置金属组20a和20b的每个虚置金属之间的间隔大于具有高密度的虚置金属组21a和21b的每个虚置金属之间的间隔来执行该密度减低。另外，通过使每个虚置金属的尺寸更小并且使每个虚置金属之间的间隔更大，可以形成具有低密度的虚置金属组20a和20b。
[0164]
在图15和图16的说明示例中，示出以下的示例：其中虚置金属的密度在低密度虚置金属组20a和20b与高密度虚置金属组21a和21b的两个阶段中变化；但是虚置金属并不限于此；以及可以形成具有相互不同的密度的三个或更多个虚置金属组。换句话说，密度变化的阶段可以是三个或更多个阶段；并且此外，虚置金属的密度变化可以是连续的，并且可以通过其中虚置金属密度随着距电感器元件的距离的增加而逐渐增加的结构形成。
[0165]
此外，在本示例性实施例中，在电感器元件附近，详述在电感器元件的每个金属导线的水平方向上的周围区域的描述；但是根据本发明的电感器元件具有三维展宽；并且因此，电感器元件的附近的定义包括电感器元件的上部和下部的区域。
[0166]
根据本示例性实施例，可以减轻电感器元件上的虚置金属的影响；并且可以抑制由最新的小型化半导体器件的导线结构的制造工艺中使用的虚置金属引起的电感器元件的性能退化。
[0167]
接着，描述本发明的第九示例性实施例。图17A是根据本示例性实施例的半导体器件的示意性顶视图；图17B是沿图17A的线A-A的横截面图；以及图18是根据本示例性实施例的半导体器件的电路图。在图17和图18中，相同的附图标记被给予图1到图16的相同组件，并且省略其详细描述。
[0168]
如图17和图18中所示，晶体管36和元件分离绝缘膜31被设置在根据本示例性实施例的半导体器件的半导体衬底30上；由例如多晶体硅层(多晶硅层)形成的电阻元件35被提供在元件分离绝缘膜31上；以及层间绝缘膜32被提供成覆盖元件分离绝缘膜31和电阻元件35。在层间绝缘膜32的内部，形成电源导线33、互相绝缘的多层导线以及电连接这些的通孔；以及通过多层导线的形成步骤同时形成根据本发明的电感器元件34。电感器元件34的一个端子连接到电源导线33，以及电感器元件34的另一端子连接到电阻元件35的一个端子。电阻元件35的另一端子连接到晶体管36的漏极端子；以及输出端子38提供在电阻元件35和晶体管36的漏极端子之间的金属导线上。晶体管36的源极端子连接到接地导线39；晶体管36的栅极端子连接到输入端子37；以及配置通常被称作并联峰值(shunt peak)放大器的放大器。由此，配置根据本示例性实施例的半导体器件。
[0169]
如本发明的第一示例性实施例的制造方法中所描述的，层间绝缘膜32通常可以具有多层绝缘膜的层压结构；但是在图17B中，层间绝缘膜32被图示为单绝缘膜。
[0170]
此外，在本示例性实施例中，电阻元件35使用多晶硅电阻；但是可替换地，电阻元件35可以是硅化物电阻或全硅化物FUSI栅电极，其中诸如NiSi等的硅化物被形成在多晶硅表面上)；并且这些可以由电路设计者适当选择。此外，MOS晶体管可以被用作电阻元件35。
[0171]
接着，描述根据本示例性实施例的具有如上所述的配置的半导体器件的操作。图17和图18中所示的半导体器件具有被增加作为负载的电感器元件34，并且由此增加高频带中负载的阻抗；以及通过补偿由于寄生电容引起的高频带中的增益下降，使可放大的频带转换成宽带或在指定频率获得高增益。在交流信号被施加到输入端子37的情况下，交流信号被输出端子38放大。
[0172]
根据本示例性实施例，电感器元件34的寄生电容小，并且因此可以获得将放大增益进一步转换为宽带的半导体器件或可以在指定频率获得高增益(实现峰值化操作)的半导体器件。依照根据本示例性实施例的半导体器件，频带可以被改善成大约几十GHz的极高频带。
[0173]
通常在当前主流半导体器件中，经常使用放大差动信号的差动电路，但是根据本示例性实施例的半导体器件是单端方法。这将防止图示变得复杂，并且本发明的权利要求对执行根据本发明的电感器元件的电路方法没有任何限制。
[0174]
如上所述，对于根据本发明的任何一个示例性实施例的电感器元件，也可以类似地执行将根据本发明的电感器元件实现成半导体器件的实施例。
[0175]
接着，描述本发明的第十示例性实施例。图19A是根据本示例性实施例的半导体器件的提取基本部分的示意性顶视图；以及图19B是沿图19A的线A-A的横截面图。在图19中，相同的附图标记被给予图1到图18的相同组件，并且省略其详细描述。
[0176]
如图19中所示，根据本示例性实施例的半导体器件包括将电感器34围在半导体衬底30上的元件分离绝缘膜31中的扩散层40；金属导线41；以及接触42；以及接地导线被形成为连接到具有接地电位的另一个金属导线(未示出)。金属导线41通过接触42连接到扩散层40。
[0177]
有利的是尽可能大地增加电感器元件34与接地导线之间的距离；但是电感器元件34与接地导线之间的距离由半导体器件的电路设计者考虑接地导线中由电感器元件34产生的磁场所激发的涡电流的影响、电感器元件34与接地导线之间的寄生电容、半导体器件的表面面积等来确定。在本示例性实施例中，示出以下的示例：其中接地导线包括在衬底上形成的扩散层40、金属导线41以及接触42；但是接地导线并不限于此；并且接地导线可以仅由扩散层40来形成；以及在这种情况下，为将接地电位施加到扩散层40，接触42和金属导线41可以连接到扩散层40的一部分；以及金属导线41可以连接到具有接地电位的另一个金属导线。此外，接地导线可以具有形成的层压结构，其中图19B所示金属导线41的上层中的多个层上形成具有与金属导线41基本相同的形状的多个导线，所述多个导线通过通孔连接，并且进一步连接到图19所示的金属导线41。
[0178]
根据本示例性实施例，除了上述第九示例性实施例的操作和影响以外，还可以减小由于在半导体衬底30上形成的另一个电路元件(未示出)上所施加的电感器元件而在半导体衬底30中激发的噪声影响。
[0179]
接着，描述本发明的第十一示例性实施例。图20是根据本示例性实施例的半导体器件的提取基本部分的示意性顶视图。在图20中，相同的附图标记被给予图1到图19的相同组件，并且省略其详细描述。
[0180]
在上述第十示例性实施例中，具有接地电位的接地导线被形成为密封电感器元件34；而在本示例性实施例中，接地导线的不同之出在于没有完全环绕电感器元件34卷曲并且在一部分中具有凹口43，以及除了这些方面以外，接地导线具有与第十示例性实施例类似的结构。
[0181]
根据本示例性实施例，除了上述第十示例性实施例的操作和影响以外，可以防止由于电感器元件34所发出的磁场引起的涡电流流入接地导线，并且可以抑制根据本发明的电感器元件34的性能由于接地导线而退化。
[0182]
接着，描述本发明的第十二示例性实施例。图21是根据本示例性实施例的半导体器件的提取基本部分的示意性顶视图。在图21中，相同的附图标记被给予图1到图20的相同组件，并且省略其详细描述。
[0183]
在根据本示例性实施例的半导体器件中，如图21中所示，其中导线具有交替设置的电源电位和接地电位的导线组44形成在电感器元件34周围的半导体器件的最上层导线层中；以及类似于导线组44的被给定交替的电源电位和接地电位的导线组45形成在半导体器件的最上层导线下方的层中并且被设置成垂直于导线组44。
[0184]
其中导线被交替地给定电源电位和接地电位并且以网状设置在最上层导线层和最上层导线的下层导线中的结构在最新的半导体器件中被广泛使用。如图21中所示，具有电源电位和接地电位的导线组44和45没有形成在电感器元件34周围的固定区域中。由此，可以预防由于电感器元件34产生的磁场而在导线组44和45中出现的涡电流而引起的电感器元件的性能退化；此外，可以抑制在电感器元件34与具有电源电位和接地电位的导线组44和45之间出现非故意寄生电容。
[0185]
有利的是尽可能大地增加电感器元件34与导线组44和45之间的距离；但是由电路设计者考虑由电感器元件34产生的磁场的影响、电感器元件34与导线组44和45之间的寄生电容、半导体器件的表面面积等来确定电感器元件34与导线组44和45之间的距离；并且例如，在电感器元件34的导线的最上层导线与导线组44和45被多层导线的层间绝缘膜充分分隔的情况下，并且在由于由电感器元件34产生的磁场而在导线组44和45中激发的涡电流以及电感器元件34与导线组44和45之间的寄生电容在电路操作期间仅产生可忽略程度的影响的情况下，也能够根据电路设计者的决定以覆盖电感器元件34的形式来形成导线组44和45。
[0186]
根据本示例性实施例，具有电源电位和接地电位的导线组没有形成在电感器元件34周围的固定区域中；并且因此可以预防由于电感器元件34产生的磁场而在导线组中出现的涡电流而引起的电感器元件的性能退化；此外，可以抑制在电感器元件与具有电源电位或接地电位的导线组之间出现非故意寄生电容。
[0187]
根据本发明，螺线管线圈状电感器元件在半导体衬底上形成；并且由此可以通过增加每单位表面面积的电感值来减小芯片表面面积，并且可以增加从半导体衬底获得的半导体器件的数目；并且因此，可以减少半导体器件的制造成本。此外，也能够减小在半导体器件中包含的各种不同的信号处理器件的尺寸。
[0188]
此外，能够减小电感器元件的寄生电容，并且因此，能够改善包含电感器元件和有源元件的半导体器件的高频特性。
[0189]
此外，可以减小电感器元件与相邻元件之间的间隔；并且也由该点，可以减小芯片表面面积并且可以减少半导体器件的制造成本。
[0190]
在具有晶体管和多层导线的半导体器件中可以采用本发明。随着半导体元件的性能改善，此后，可以期望工作频率将会增加。此外，可以认为在无线通信中使用的高频带中的应用将会进一步推广。根据本发明，能够减小芯片中电感器占用的表面面积，其在需要以高频工作的半导体器件中是必需的。此外，能够抑制非故意寄生电容的增加。由此，可以提交实现高性能和高可靠性的半导体器件。
[0191]
本申请是基于2006年8月1日提交的日本专利申请No.2006-209915并且要求其优先权；并且其公开的全部内容通过引用结合于此。
[0192]
工业适用性
对于在高频电路等中使用的电感器元件以及包含所述电感器元件的半导体元件，本发明是有用的。